JPH0777077B2 - 記憶回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶回路に関し，特に指定された番地から連続
した複数個の番地のメモリ素子を時分割的に読出しある
いは書込み可能な記憶回路に関する。

〔従来の技術〕

近年，半導体を用いたランダムアクセス記憶回路は，集
積回路の進歩に伴い，記憶容量の大容量化とともに多様
な機能を持つものが提案されている。そのうち，指定さ
れた番地の情報１ビットだけを読出しあるいは書込み可
能な記憶回路に対し，さらに動作クロックを連続して複
数個与えるだけで指定された番地の情報を含み，これに
続く連続した複数個の番地の情報を時分割で読出あるい
は書込可能な記憶回路が提案され，能率よく記憶回路を
動作させるようにしているものである。

この種の従来の記憶回路は，第５図に示すように,8行×
８列のマトリックスの場合で８行×８列のマトリックス
状に配置され，各々0,1,…,63に番地付けされた64個の
メモリ素子から成るメモリマトリックス310と，マトリ
ックスの行方向に配列された８個の行選択線420〜427
と，これらを択一的に選択・駆動する行駆動回路320
と，マトリックスの列方向に配列された８個の列情報線
440〜447と，これらを択一的に選択して，これらに対し
て夫々書込み及び読出しの動作を実行する列書込回路34
0及び列読出回路350と，上位装置からのアドレス情報36
5を蓄積し，これらを行アドレス線361及び列アドレス線
362に出力するアドレスレジスタ360と，上位装置からの
制御情報375を受取り，書込読出制御部380に動作パルス
371を送出する記憶制御部370と，アドレスレジスタ360
から列アドレス線362を介して列アドレスを受取ってこ
れを記憶し，記憶制御部370から動作パルス371を受取る
ごとにこの列アドレスを１つずつ増加させ，その結果を
列アドレス線382a及び382bを介して列書込回路340及び
列読出回路350にそれぞれ与える書込読出制御部380とか
ら構成される。

上記のこの従来の記憶回路については，第６図に示した
タイムチャートのように06番地からこの06番地を含んで
連続する４番地のメモリ素子に対する読出し動作につい
て説明する。なお書込みの場合も全く同様の動作であ
り，読出しの場合から容易に類推できるものである。

まずアドレスレジスタ360に蓄積された行アドレス“0"
と列アドレス“6"が夫々行アドレス線361及び列アドレ
ス線362を介し夫々行駆動回路320と書込読出制御部380
に与えられる。行駆動回路320は行アドレス“0"をデー
コードし行選択線420を選択・駆動する。書込読出制御
部380は列アドレス“6"を記憶し，記憶制御部370から送
出される動作クロック371を受取り，この列アドレス
“6"を列アドレス線382bを介して列読出回路350に与え
る。以後一定の時間間隔ｔで動作クロック371を受取る
ごとにその記憶内容を１つずつ増加させ，その記憶内容
“7"“0"“1"を列アドレス線382bを介して列読出回路35
0に与える。列読出回路350はこの列アドレスを順次デコ
ードして，列情報線446,447,440,441を順次選択し，既
に選択されている行選択線との交点である番地6,7,0,1
のメモリ素子の内容を順次読出して読出情報355として
上位装置に送出する。

〔発明が解決しようとする問題点〕

上述した従来の記憶回路は，任意の番地から特定の長さ
データを連続して読出・書込する場合に，同一行選択線
からメモリ素子情報を読出書込することに限られ，次の
行選択線のメモリ素子情報にまたがっての読出・書込が
できなかった。このため実用的には大きな欠点となって
いた。

〔問題点を解決するための手段〕

本発明の記憶回路は，行方向に配列されたＭ個（0,1…
Ｍ−１）の行選択線と，列方向に配列されたＮ個（0,1
…Ｎ−１）の列情報線と，前記行選択線及び列情報線の
交点にＭ行×Ｎ列（共に偶数）のマトリックス状に配置
され夫々に番地付けされたメモリ素子と，該メモリ素子
の一つの番地を指定する行アドレスと列アドレスから成
るレジスタを蓄積するアドレスレジスタと，前記行アド
レス及び列アドレスを夫々デコードするアドレスデコー
ダ並びに前記アドレスデコーダの出力により前記行選択
線を択一的に選択する行駆動選択回路を有する行駆動回
路と，前記列情報線に択一的に書込情報を与える書込選
択回路を有する列書込回路と，前記列情報線から択一的
に読出情報を読出す読出選択回路を有する列読出回路と
を有する記憶回路において，前記Ｎ個の列情報線を上位
列情報線（０〜N/2−１）及び下位情報線（N/2〜Ｎ−
１）に分類し，前記行選択線を前記上位列情報線と交差
する第１の行選択線及び前記下位列情報線と交差する第
２の行選択線に分割し，前記行駆動回路を，前記第１の
行選択線を選択・駆動し，前記アドレスデコーダと行駆
動選択回路の間にあって，上位列を選択する列アドレス
の場合は前記アドレスデコーダの出力をそのまま前記行
駆動選択回路に与え，下位列を選択する列アドレスの場
合は前記アドレスデコーダの出力をシフトさせて次の行
アドレスを前記行駆動選択回路に与えるローテイトシフ
ト回路を有する第１の行駆動回路と前記第２の行選択線
を選択・駆動する第２の行駆動回路とに分割し，更に，
最大の番地を選択された場合にそれ以降の読出しあるい
は書込みを禁止する手段と，他の記憶回路の読出しある
いは書込みを可能とする信号及び他の記憶回路からの信
号により読出しあるいは書込む動作を起動できる手段と
を含む回路であり，これにより前記アドレスで指定され
た番地から行をまたいであるいは記憶回路をまたいで連
続した複数個の番地のメモリ素子を時分割的に読出し或
いは書込み可能としたものである。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。本
実施例では簡単のために８行×８列のマトリックスの場
合について説明する。

第１図の記憶回路は,8行×８列のマトリックス状に配列
され各々0,1…,63に番地付けされた64個のメモリ素子か
ら成るメモリマトリックス10を有しており，このメモリ
マトリックス10はマトリックスの列方向に配列された８
個の列情報線140〜147に接続されている。列情報線140
〜147は，この列情報線の１つを択一的に選択してこれ
に書込情報45を書込む列書込回路40と，この列情報線の
１つを択一的に選択してこれから読出情報55を読出す列
読出回路50とに接続されている。列書込回路40と列読出
回路50はそれぞれ列アドレス線82aと82bを介して書込読
出制御部80に接続されている。

ここで８個の列情報線140〜147について更に詳しく説明
すると，これら列情報線は４個ずつ上位列情報線（140
〜143）及び下位列情報線（144〜147）に分類され，夫
々上位列選択アドレス及び下位列選択アドレスで選択さ
れるように構成されている メモリマトリックス10は更にマトリックスの行方向に配
列された上位列情報線140〜143に交差する８個の第１の
行選択線120〜127と，下位列選択線144〜147に交差する
８個の第２の行選択線130〜137とに接続されている。第
１の行選択線120〜127及び第２の行選択線130〜137は夫
々のうちの１つを夫夫択一的に選択して駆動する第１の
行駆動回路20及び第２の行駆動回路30とに接続されてい
る。この第１の行駆動回路20及び第２の行駆動回路30は
行アドレス線61を介してアドレスレジスタ60に接続され
ている。このアドレスレジスタは上位装置（図示されて
いない）から行アドレス及び列アドレスから成るアドレ
ス情報65を受取って蓄積し，これらを夫々行アドレス線
61及び列アドレス線62に出力するよう構成されている。

記憶制御部70は上位装置から書込読出制御信号及び動作
クロックを含む制御情報75を受取って，行駆動制御部2
4,書込読出制御部80,および行駆動回路24などへ制御信
号，動作クロック等を送出できるように構成されてい
る。書込読出制御部80は，アドレスレジスタ60からの列
アドレス線62及び記憶制御部70から制御信号71を介して
動作クロックを入力し，列アドレス線82a及び82bに出力
するように構成されている。行駆動制御部24は，アドレ
スレジスタ60からの列アドレス線62及び記憶制御部70か
ら制御信号線72を介して制御信号を入力し，第１の行駆
動回路20を制御するように構成されている。

行駆動回路20は，アドレスデコーダ21と，行駆動選択回
路22と，これらの間にあるローテイトシフト回路23とを
有し，アドレスレジスタ60から行アドレス線61を介して
受取った行アドレスをデコードし，行選択線120〜127の
１つを択一的に選択し駆動する機能を有している。この
選択の際，アドレスレジスタ60の列アドレス線62上の列
アドレスと記憶制御部70からの制御信号72とにより動作
する行駆動制御部24の出力により，ローテイトシフト回
路23のオン・オフが制御され，列アドレスが上位列選択
アドレスの場合はローテイトシフト回路23はオフとなっ
てデコードされた行アドレスに対応する行選択線を選択
し，列アドレスが下位列選択アドレスの場合ローテイト
シフト回路23はオンとなってデコードされた行アドレス
の次の行アドレスに対応する行選択線を選択（なお行ア
ドレス７の次の行は行アドレス０に戻る。）するように
構成されている。

行駆動回路30はアドレスデコーダ31と行駆動選択回路32
とを有し，アドレスレジスタ60から行アドレス線61を介
して受取った行アドレスをデコードし，行選択線130〜1
37のうちの１つを択一的に選択し駆動する機能を有して
いる。

列書込回路40は，アドレスデコーダ41と書込選択回路42
とを有し，書込読出制御部80から列アドレス線82aを介
して受取った列アドレスをデコードシ，列情報線140〜1
47の一つを択一的に選択してこの選択された列情報線と
前記行駆動回路20又は30で夫々選択された行選択線120
〜127のうちの一つ又は130〜137のうちの１つとの交点
のメモリ素子に，上位装置から受取った書込情報45を書
込む機能を有している。

列読出回路50はアドレスデコーダ51と読出選択回路52と
を有し，書込読出制御部80から列アドレス線82を介して
受取った列アドレスをデコードして列情報線140〜147の
うちの１つを択一的に選択して，この選択された列情報
線と前記行駆動回路20又は30で夫々選択された行選択線
120〜127のうち一つ又は130〜137のうち１つとの交点の
メモリ素子から情報を読出して，この読出情報55を上位
装置に送出する機能を有している。

書込読出制御部80は，アドレスレジスタ60から列アドレ
ス線61を介して列アドレスを受取ってこれを記憶し，記
憶制御部70から制御信号線71を介して動作クロックが与
えられる度にこの列アドレスを１つずつ増加させる（な
お列アドレス７の次は列アドレス０に戻る。）機能を有
し，この結果を列アドレス線82a及82bを介して列書込回
路40及び列読出回路50にそれぞれ供給し，アドレス情報
65の列アドレスで指定される番地から連続した複数個の
番地のメモリ素子を時分割的に書込みあるいは読出しす
ることが可能なように構成されている。

隣接回路制御部90は，アドレスレジスタ60よりアドレス
信号93を受け取り，記憶制御部70が連続した複数個の番
地についても書込みあるいは読出し動作を実行するごと
に，隣接回路制御信号94により実行している番地が最大
の番地であるかを比較し，最大の番地であればそれ以降
の動作を禁示する動作制御信号92により記憶制御部70に
以降の書込みあるいは読出し動作を禁止させ，また隣接
回路起動出力信号91を最大の番地以降のオンにする。隣
接回路起動入力信号95は隣接の記憶回路の隣接回路起動
出力信号に接続され，オンの際には動作制御信号92によ
り記憶制御部70を制御して書込みあるいは読出しの動作
を実行させるような機能を持つ。

第２図は本発明の一実施例の動作を示すタイムチャート
である。第２図における本発明の一実施例について,06
番地から06番地を含んで連続する４番地のメモリ素子に
対する読出しの動作について説明する。なお書込みの場
合も全く同様の動作であり読出しの場合から容易に類推
できるものである。

先ず上位装置からアドレス情報65として“06"がアドレ
スレジスタ60に与えられ蓄積される。行アドレス“0"は
行駆動回路20及び行駆動回路30に夫々入力される。行駆
動回路20では行駆動制御部24が列アドレス“6"を入力
し，これが下位列選択アドレスであることを解読してロ
ーテイトシフト回路23をオンに動作させる。この結果行
駆動選択回路22は次の行アドレス“1"に相当する行選択
線121を選択・駆動する。行駆動回路30では行駆動選択
回路32は行選択線130を選択駆動する。

記憶制御部70に対する制御情報75の１つとして第２図に
示す動作クロックC0が与えられると，記憶制御部70は書
込読出制御部80に制御信号71を介して動作クロックに対
応して読出しの動作を開始させる。書込読出制御部80は
予め与えられている列アドレス“6"を列アドレス線82b
を介して列読出回路50に与え，アドレスデコーダ51のデ
コード結果に従い，読出選択回路52により列情報線146
が選択されメモリ素子“6"の内容が読出情報55として読
出される。次動作クロックC1が与えられると，書込読出
制御部80は記憶していた列アドレスに１を加えた“7"を
新しい列アドレスとして前記の動作を繰返し，メモリ素
子“7"の内容が読出される。さらにクロックC2が与えら
れると，列アドレス“0"として前記動作を繰返し，列情
報線140と行駆動回路20により既に選択・駆動されてい
る行選択線121との交点である８番地の内容が読出され
る。更にクロックC3が与えられると，前記と同様に９番
地の内容が読出される。

第３図は本発明による記憶回路を複数個用いて記憶回路
間に渡って任意の番地から連続した番地の情報を読出し
あるいは書込む回路の構成例を示した図である。第３図
における第１ないし第４の記憶回路200〜203はいずれも
第１図で説明した記憶回路と同じものである。そしてこ
れら記憶回路200〜203における信号A,DI,DO,AI,AOは第
１図におけるアドレス情報65,書込情報45,読出情報55,
隣接回路起動入力信号95,隣接回路起動出力信号91にそ
れぞれ対応している。なおＥ及びＣは第１図における制
御情報75であり，イネーブル信号，クロック信号をそれ
ぞれあらわしている。

第３図の実施例では,4個の記憶回路200〜203の組み合わ
せて番地を０〜255番地の記憶装置を構成しており，各
記憶回路200〜203の入出力信号は相互に接続されてい
る。番地は各記憶回路200〜203のアドレス265とさらに
上位２ビットのアドレスをデコードして第１の記憶回路
200の第１のイネーブル信号270〜第４の記憶回路203の
第４のイネーブル信号273に加えることにより第１〜第
４の記憶回路200〜203に順次０〜63,64〜127,128〜191,
192〜255番地と割り分けるように構成する。

第４図は第３図の実施例において回路間を渡って連続し
て番地の情報を読出す説明図である。第４図の動作のク
ロックC0では“62"番地のアドレスが与えられ第３図の
第１の記憶回路200の“62"番地が読み出される。動作ク
ロックC1でも同様に第１の記憶回路200の“63"の番地が
読み出される。動作クロックC2では第１の記憶回路200
の最大番地を越えているため，第１図における隣接回路
起動出力信号91がオンとなり，これが第３図の第２の記
憶回路201の隣接回路起動入力信号（AI）をオンとして
第２の記憶回路201の読出動作が起動される。その際第
１の記憶回路200においては読出動作が禁止され，第２
の記憶回路201においては番地“64"が選択され，“64"
番地の情報が読出される。動作クロックC3では同様に第
２の記憶回路201の番地“65"が選択され，“65"番地の
情報が読出される。

なお上記の実施例では行の数と列の数がいずれも８の場
合について説明したが，これに限られることはなく，両
方共偶数であればよく，列情報線の合計をＮとすれば，
第１の列情報線を0,1,…，（Ｎ−１）/2の計N/2個と
し，第２の列情報線をN/2,（Ｎ＋１）/2,…,N−１の計N
/2個とする。

〔発明の効果〕

以上説明したように本発明は，行選択線を２分割し，そ
の一方を駆動する行駆動回路にローテイトシフト回路
と，最大番地を検出してそれ以降の動作を禁止するとと
もに隣接回路を起動する機能とを付加して，指定された
番地から連続した番地のメモリ素子の読出・書込を複数
の記憶回路間でも次の行にまたがって行えるように構成
することにより，任意の番地から特定の長さのデータを
一つの指令で連続して得ることを可能にした記憶回路を
供給できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図，第２図は
本発明の一実施例におけるタイムチャートを示す図，第
３図は複数個の記憶回路を用いた本発明の一実施例を示
すブロック図，第４図は複数個の記憶回路を用いた本発
明の一実施例におけるタイムチャートを示す図，第５図
は従来の記憶回路を示すブロック図，第６図は従来の記
憶回路におけるタイムチャートを示す図である。 記号の説明:10……メモリマトリックス,20,30……行駆
動回路,21,31……アドレスデコーダ,22,32……行駆動選
択回路,23……ローテイトシフト回路,24……行駆動制御
部,40……列書込回路,50……列読出回路,41,51……アド
レスデコーダ,42……書込選択回路,45……書込情報,52
……読出選択回路,55……読出情報,60……アドレスレジ
スタ,61……行アドレス線,62……列アドレス線,70……
記憶制御部,71,72……制御信号線,75……制御情報,80…
…書込読出制御部,82a,82b……列アドレス線,120〜127,
130〜137……行選択線,140〜147……列情報線。

Claims (1)

【特許請求の範囲】
1. 【請求項１】行方向に配列されたＭ個（0,1,…,M−１）
   の行選択線と，列方向に配列されたＮ個（0,1,…,N−
   １）の列情報線と，前記行選択線及び列情報線の交点に
   Ｍ行Ｎ列（共に偶数）のマトリックス状に配置された夫
   々に番地付けされたメモリ素子と，該メモリ素子の一つ
   の番地を指定する行アドレスと列アドレスから成るアド
   レスを蓄積するアドレスレジスタと，前記行アドレス及
   び列アドレスを夫々デコードするアドレスデコーダ並び
   に前記アドレスデコーダの出力により前記行選択線を択
   一的に選択する行駆動選択回路を有する行駆動回路と，
   前記列情報線に択一的に書込情報を与える書込選択回路
   を有する列書込回路と，前記列情報線から択一的に読出
   情報を読出す読出選択回路を有する列読出回路とを有す
   る記憶回路において，前記Ｎ個の列情報線を上位列情報
   線（０〜N/2−１）として下位列情報線（N/2〜Ｎ−１）
   に分類し，前記行選択線を前記上位列情報線と交差する
   第１の行選択線及び前記下位列情報線と交差する第２の
   行選択線に分割し，前記行駆動回路を，前記第１の行選
   択線を選択・駆動し，前記アドレスデコーダと行駆動選
   択回路の間にあって，上位列を選択する列アドレスの場
   合は前記アドレスデコータの出力をそのまま前記行駆動
   選択回路に与え，下位列を選択する列アドレスの場合は
   前記アドレスデコーダの出力をシフトさせて次の行アド
   レスを前記行駆動選択回路に与えるローテイトシフト回
   路を有する第１の行駆動回路と，前記第２の行選択線を
   選択・駆動する第２の行駆動回路とに分割し，更に，最
   大の番地を選択された場合にそれ以降の読出しあるいは
   書込みを禁止する手段と，他の記憶回路の読出しあるい
   は書込みを可能とする信号および他の記憶回路からの信
   号により読出しあるいは書込む動作起動できる手段とし
   を有し，前記アドレスで指定された番地から行をまたい
   であるいは記憶回路をまたいで連続した複数個の番地の
   メモリ素子を時分割的に読出しあるいは書込み可能にし
   たことを特徴とする記憶回路。