JPS59155121A - 半導体薄膜の製造方法 - Google Patents
半導体薄膜の製造方法Info
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- JPS59155121A JPS59155121A JP58030077A JP3007783A JPS59155121A JP S59155121 A JPS59155121 A JP S59155121A JP 58030077 A JP58030077 A JP 58030077A JP 3007783 A JP3007783 A JP 3007783A JP S59155121 A JPS59155121 A JP S59155121A
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Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体薄膜の製造方法に係り、特に絶縁性基
体上に粗大粒化または単結晶化したシリコン薄膜を形成
する方法に関する。
体上に粗大粒化または単結晶化したシリコン薄膜を形成
する方法に関する。
〔発明の技術的背景およびその問題点〕近年、半導体装
置の高密度化、高集積化の要請から、半導体素子を多層
化するいわゆる三次元ＩＣが注目されている。
置の高密度化、高集積化の要請から、半導体素子を多層
化するいわゆる三次元ＩＣが注目されている。
一般に、単結晶シリコン層の形成法としては、エピタキ
シャル法やＳＯ８などの気相法が広く用いられており、
また、単結晶シリコン基板上にまず多結晶シリコン層を
形成した後にこの層にアニーリングを施すことによシ単
結晶化する方法、あるいは、上記多結晶シリコン層をイ
オン注入によりアモルファス化した後に加熱アニーリン
グによりこれを単結晶化する方法（たとえば、特開昭５
２−１３６５６８号公報に記載のもの）が提案されてい
る。
シャル法やＳＯ８などの気相法が広く用いられており、
また、単結晶シリコン基板上にまず多結晶シリコン層を
形成した後にこの層にアニーリングを施すことによシ単
結晶化する方法、あるいは、上記多結晶シリコン層をイ
オン注入によりアモルファス化した後に加熱アニーリン
グによりこれを単結晶化する方法（たとえば、特開昭５
２−１３６５６８号公報に記載のもの）が提案されてい
る。
しかしながら、半導体素子を多層化する工程における単
結晶シリコン薄膜の形成法として、上記公知の方法は必
ずしも満足のいくものではない。
結晶シリコン薄膜の形成法として、上記公知の方法は必
ずしも満足のいくものではない。
通常、半導体素子を三次元化するためには、既に形成さ
れている半導体素子上にｓｉｏ□やＳＩＮなどからなる
絶縁層を形成し、この絶縁層上にさらに単結晶シリコン
層を形成する必要がある。ところが、上記従来の方法で
は、絶縁層上に形成された多結晶シリコン層が単結晶化
する確率は小さく、また単結晶化されたシリコン層中に
は多数の転位、双晶あるいは積層欠陥などが含まれてお
り、結晶性の良好なシリコン層を得ることは困難であっ
た。
れている半導体素子上にｓｉｏ□やＳＩＮなどからなる
絶縁層を形成し、この絶縁層上にさらに単結晶シリコン
層を形成する必要がある。ところが、上記従来の方法で
は、絶縁層上に形成された多結晶シリコン層が単結晶化
する確率は小さく、また単結晶化されたシリコン層中に
は多数の転位、双晶あるいは積層欠陥などが含まれてお
り、結晶性の良好なシリコン層を得ることは困難であっ
た。
さらにまた、従来法で形成されたシリコン層は、その表
面に比較的大きな凹凸が生じ、そのため素子のパターニ
ング精度が大きく制限されるという欠点を有する。
面に比較的大きな凹凸が生じ、そのため素子のパターニ
ング精度が大きく制限されるという欠点を有する。
本発明は、上記欠点に鑑みてなされたものであり、絶縁
性基体上に、結晶性の良好な単結晶あるいは粗大粒化し
たシリコン薄膜を形成する方法を提供することを目的と
し、特に、素子の三次元的集積化に好適な単結晶シリコ
ン薄膜の製造法を提供することを目的とする。
性基体上に、結晶性の良好な単結晶あるいは粗大粒化し
たシリコン薄膜を形成する方法を提供することを目的と
し、特に、素子の三次元的集積化に好適な単結晶シリコ
ン薄膜の製造法を提供することを目的とする。
本発明者は、絶縁層上に形成された多結晶シリコン層を
同相法によシ単結晶シリコン層に変換するに際し、良好
な結晶性を持つシリコン層を得るための条件を研究して
いった結果、次のような知見を見出した。
同相法によシ単結晶シリコン層に変換するに際し、良好
な結晶性を持つシリコン層を得るための条件を研究して
いった結果、次のような知見を見出した。
まず第一に、多結晶シリコン層にシリコンイオンを注入
して該層をアモルファス化し、さらにこれを再結晶化す
るためのアニーリング法としてエネルギービーム照射を
用いることが特に有効であること、第二に、イオン注入
とアニーリングとをシリコン層の下層と上層の２段に分
けて行うことにより結晶性が著しく向上し、この場合の
アニーリング法は比較的低温の加熱によるアニールが特
に好適であること、さらに上記イオン注入とアニーリン
グ工程とを繰り返して行なうか、あるいは、アニーリン
グ法としてエネルギービーム照射を組み合わせて用いる
ことが特に有効であること、である。
して該層をアモルファス化し、さらにこれを再結晶化す
るためのアニーリング法としてエネルギービーム照射を
用いることが特に有効であること、第二に、イオン注入
とアニーリングとをシリコン層の下層と上層の２段に分
けて行うことにより結晶性が著しく向上し、この場合の
アニーリング法は比較的低温の加熱によるアニールが特
に好適であること、さらに上記イオン注入とアニーリン
グ工程とを繰り返して行なうか、あるいは、アニーリン
グ法としてエネルギービーム照射を組み合わせて用いる
ことが特に有効であること、である。
すなわち、本発明の半導体薄膜の製造方法の第一の好ま
しい態様は、絶縁層上に多結晶シリコン層を形成し、次
いで上記多結晶シリコン層にシリコンイオンをイオン注
入することによシ該多結晶シリコン層を−Ｈアモルファ
ス化し、次いで上記アモルファス化したシリコン層にエ
ネルギービーム照射によるアニーリングを施すことによ
って該シリコン層を単結晶シリコン層に変換すること、
を特徴とするものであり、第二の好ましい態様は、絶縁
層上に多結晶シリコン層を形成し、このシリコン層の下
層部に不純物プロファイルのピークをもつように該シリ
コン層にシリコンイオンをイオン注入し、このシリコン
イオンの注入されたシリコン層に比較的低温度の加熱に
よるアニーリングを施し、次いで上記アニーリングの施
されたシリコン層の上層部に不純物プロファイルのピー
クをもつように該シリコン層にシリコンイオン このシリコンイオンの注入されたシリコン層に比較的低
温度の加熱によるアニーリングを施すこと、を特徴とす
るものであり、本発明の第三の好ましい態様は、絶縁層
上に多結晶シリコン層を形成し、このシリコン層の下層
部に不純物プロフッイルのピークをもつように該シリコ
ン層にシリコンイオンをイオン注入し、このシリコンイ
オンの注入されたシリコン層に比較的低温度の加熱によ
るアニーリングを施し、次いで上記アニーリングの施さ
れたシリコン層の上層部に不純物プロファイルのピーク
をもつように該シリコン層にシリコンイオンをイオン注
入し、このシリコンイオンの注入されたシリコン層に比
較的低温度の加熱による熱アニーリングを施し、さらに
このシリコン層にエネルギービーム照射によるアニーリ
ングを施すこと、を特徴とするものである。
しい態様は、絶縁層上に多結晶シリコン層を形成し、次
いで上記多結晶シリコン層にシリコンイオンをイオン注
入することによシ該多結晶シリコン層を−Ｈアモルファ
ス化し、次いで上記アモルファス化したシリコン層にエ
ネルギービーム照射によるアニーリングを施すことによ
って該シリコン層を単結晶シリコン層に変換すること、
を特徴とするものであり、第二の好ましい態様は、絶縁
層上に多結晶シリコン層を形成し、このシリコン層の下
層部に不純物プロファイルのピークをもつように該シリ
コン層にシリコンイオンをイオン注入し、このシリコン
イオンの注入されたシリコン層に比較的低温度の加熱に
よるアニーリングを施し、次いで上記アニーリングの施
されたシリコン層の上層部に不純物プロファイルのピー
クをもつように該シリコン層にシリコンイオン このシリコンイオンの注入されたシリコン層に比較的低
温度の加熱によるアニーリングを施すこと、を特徴とす
るものであり、本発明の第三の好ましい態様は、絶縁層
上に多結晶シリコン層を形成し、このシリコン層の下層
部に不純物プロフッイルのピークをもつように該シリコ
ン層にシリコンイオンをイオン注入し、このシリコンイ
オンの注入されたシリコン層に比較的低温度の加熱によ
るアニーリングを施し、次いで上記アニーリングの施さ
れたシリコン層の上層部に不純物プロファイルのピーク
をもつように該シリコン層にシリコンイオンをイオン注
入し、このシリコンイオンの注入されたシリコン層に比
較的低温度の加熱による熱アニーリングを施し、さらに
このシリコン層にエネルギービーム照射によるアニーリ
ングを施すこと、を特徴とするものである。
以下、添付図面を参照して本発明の実施例について説明
する。
する。
実施例１
第１図に、本発明の第１の好ましい実施例とし・て、製
造工程の断面図を示す。
造工程の断面図を示す。
まず、第１図（、）で示すように、たとえばＮ型（１０
０）面方位の単結晶シリコン基板１１の表面に、絶縁膜
として膜厚約０．８μｍのＳｔＯ□膜１２全１２する。
０）面方位の単結晶シリコン基板１１の表面に、絶縁膜
として膜厚約０．８μｍのＳｔＯ□膜１２全１２する。
ここで、シリコン基板１１には、既に所望の素子が公知
の工程を経て形成されていてもよい。次いで、第１図（
ｂ）で示すように、多結晶シリコン膜１３をＣＶＤ法等
により、たとえば４００ＯＡの膜厚に堆積する。次いで
、第１図（ｃ）に示すように、多結晶シリコン膜１３に
、加速電圧１００Ｋｖ１Ｐ−ス量Ｉ Ｘ １０１６１
ｏｎｓ ／ａｍ２ の条件でシリコンイオン（、Ｓｉ
＋）１４のイオン注入を行う。このイオン注入によって
多結晶シリコン膜１３はアモルファス化する。
の工程を経て形成されていてもよい。次いで、第１図（
ｂ）で示すように、多結晶シリコン膜１３をＣＶＤ法等
により、たとえば４００ＯＡの膜厚に堆積する。次いで
、第１図（ｃ）に示すように、多結晶シリコン膜１３に
、加速電圧１００Ｋｖ１Ｐ−ス量Ｉ Ｘ １０１６１
ｏｎｓ ／ａｍ２ の条件でシリコンイオン（、Ｓｉ
＋）１４のイオン注入を行う。このイオン注入によって
多結晶シリコン膜１３はアモルファス化する。
次いで、第１図（ｄ）に示すように、アモルファス化し
たシリコン膜１３にエネルギービーム照射によるアニー
リングを行う。エネルギービーム１５としては、たとえ
ば電子ビーム、レーザ光、キセノンランプ光などが用い
られ得る。電子ビームを用いた場合のアニーリング条件
は、加速電圧１０ ＫＶ、電子銃フィラメントの電流１
、０ｍＡとし、またビームスポット径は７０−（資）
μｍであり、ビーム走査速度は、４０ ａｍ／ｓｅｅ
、 ビームの送シピツチは６μｍであった。
たシリコン膜１３にエネルギービーム照射によるアニー
リングを行う。エネルギービーム１５としては、たとえ
ば電子ビーム、レーザ光、キセノンランプ光などが用い
られ得る。電子ビームを用いた場合のアニーリング条件
は、加速電圧１０ ＫＶ、電子銃フィラメントの電流１
、０ｍＡとし、またビームスポット径は７０−（資）
μｍであり、ビーム走査速度は、４０ ａｍ／ｓｅｅ
、 ビームの送シピツチは６μｍであった。
このようにして、単結晶化されたシリコン薄膜１３ａが
得られる。得られたシリコン薄膜の結晶性は良好であっ
た。
得られる。得られたシリコン薄膜の結晶性は良好であっ
た。
実施例２
第２図に、本発明の第２の好ましい態様に係る製造工程
の断面図を示す。
の断面図を示す。
まず、上記実施例１と同様にして、単結晶シリコン基板
２１の表面に膜厚約０．８μｍの絶縁膜（ＳｔＯ□膜）
２２および膜厚４０００Ａの多結晶シリコン膜ｎを積層
する（第２図（、）および（ｂ））。次に、第２図（Ｃ
）に示すように、多結晶シリコン全回の下層部に不純物
プロファイルをもつように、たとえばＳｌ＋イオンを、
加速電圧１８０ＫＶ、ｒ−ス量ｌＸｌ０１ｏｎｓ／ ｃ
ｍ ２の条件でイオン注入する。このイオン注入によっ
て多結晶シリコン全回の主として下層部がアモルファス
化する。
２１の表面に膜厚約０．８μｍの絶縁膜（ＳｔＯ□膜）
２２および膜厚４０００Ａの多結晶シリコン膜ｎを積層
する（第２図（、）および（ｂ））。次に、第２図（Ｃ
）に示すように、多結晶シリコン全回の下層部に不純物
プロファイルをもつように、たとえばＳｌ＋イオンを、
加速電圧１８０ＫＶ、ｒ−ス量ｌＸｌ０１ｏｎｓ／ ｃ
ｍ ２の条件でイオン注入する。このイオン注入によっ
て多結晶シリコン全回の主として下層部がアモルファス
化する。
次いで、第２図（ｄ）に示すように、比較的低温度の熱
アニーリングを行うことによ５、ｓｔ イオンが注入
されたシリコン層の下層部２３ａの結晶粒径の粗大化が
起こる。この熱アニーリングは、５００〜１０００℃の
温度範囲で行うと左が好ましく、よシ好ましくは、７０
０℃、数時間、Ｎ２雰囲気中で行われる。
アニーリングを行うことによ５、ｓｔ イオンが注入
されたシリコン層の下層部２３ａの結晶粒径の粗大化が
起こる。この熱アニーリングは、５００〜１０００℃の
温度範囲で行うと左が好ましく、よシ好ましくは、７０
０℃、数時間、Ｎ２雰囲気中で行われる。
次いで、第２図（、）に示すように、今度は多結晶シリ
コン膜乙の上層部にプロファイルビークをもつようにｓ
ｔ”イオンの注入を行う。注大東件としては、イオン加
速電圧５０ ＫＶ、 ドーズ量ｌＸｌ０”ｌｏｎｇ／
ａｍが好ましい。
コン膜乙の上層部にプロファイルビークをもつようにｓ
ｔ”イオンの注入を行う。注大東件としては、イオン加
速電圧５０ ＫＶ、 ドーズ量ｌＸｌ０”ｌｏｎｇ／
ａｍが好ましい。
次いで、上記イオン注入終了後、熱アニーリングを行う
。この場合の温度も５００〜１０００℃の範囲が好まし
く、さらに好ましくは、７００℃の温度で数時間、Ｎ２
雰囲気中で行われる。この熱アニーリングによシ、Ｓ１
＋イオンが注入された上層部を中心とした結晶粒径の粗
大化が起こるが、この時、下層部の粗大化された結晶粒
径はさらに粗大化し、またこれによシ上層部の結晶粒の
粗大化が促進される。
。この場合の温度も５００〜１０００℃の範囲が好まし
く、さらに好ましくは、７００℃の温度で数時間、Ｎ２
雰囲気中で行われる。この熱アニーリングによシ、Ｓ１
＋イオンが注入された上層部を中心とした結晶粒径の粗
大化が起こるが、この時、下層部の粗大化された結晶粒
径はさらに粗大化し、またこれによシ上層部の結晶粒の
粗大化が促進される。
このようにして、粗大粒化あるいは単結晶化したシリコ
ン層２３ｂが得られた。
ン層２３ｂが得られた。
結晶粒径は、堆積した当初が数百へであり、上記イオン
注入および熱アニーリング処理後に数千Ａに変化してい
ることから、約１０倍の大きさになることが確認された
。
注入および熱アニーリング処理後に数千Ａに変化してい
ることから、約１０倍の大きさになることが確認された
。
さらに上記第２図（Ｃ）〜（ｆ）の工程をくり返して行
うと結晶粒径は約１．５〜２μｍとなり、上述したイオ
ン注入と熱アニーリング工程をくシ返すことは結晶粒径
を粗大化する上で好ましいことが認められた。また、シ
リコン層の上層部の粗大化を行った後に下層部の処理を
行なっても同様の効果を得ることができるが、本実施例
のように下層部の処理を最初に行った方が結晶性の良好
なものが得られた。
うと結晶粒径は約１．５〜２μｍとなり、上述したイオ
ン注入と熱アニーリング工程をくシ返すことは結晶粒径
を粗大化する上で好ましいことが認められた。また、シ
リコン層の上層部の粗大化を行った後に下層部の処理を
行なっても同様の効果を得ることができるが、本実施例
のように下層部の処理を最初に行った方が結晶性の良好
なものが得られた。
本実施例では、上記第２図（Ｃ）、（ｄ）、（、）およ
び（ｆ）の工程を各々−回のみ行うことによって、従来
法によるものより結晶性の改善されたシリコン膜を得る
ことができた。たとえば、多結晶シリコン層が粗大化あ
るいは単結晶化されるウエノ・面内の確率は、（資）〜
９０％と増大し、また転位、双晶、積層欠陥などが減少
し、さらにパターニング精度も向上した。
び（ｆ）の工程を各々−回のみ行うことによって、従来
法によるものより結晶性の改善されたシリコン膜を得る
ことができた。たとえば、多結晶シリコン層が粗大化あ
るいは単結晶化されるウエノ・面内の確率は、（資）〜
９０％と増大し、また転位、双晶、積層欠陥などが減少
し、さらにパターニング精度も向上した。
実施例３
第３図に、本発明の第３の好ましい態様に係る製造工程
の断面図を示す。
の断面図を示す。
前記実施例２と同様にして、単結晶シリコン基板３１の
表面に膜厚約０．８μｍのＳｔＯ□膜３２膜上２膜厚４
００ＯＡの多結晶シリコン膜おを積層する（第３図（、
）および（ｂ））。次いで、前記実施例２と同様の条件
で、シリコン膜３３の下層部にＳｔ イオ／を注入し
く第３図（ｃ） ） 、さらに熱アニーリングを行うこ
とによりシリコン膜下層部の結晶粒径を粗大化する（第
３図（ｄ））。次いで、今度はシリコン層おの上層部に
Ｓｔ＋イオンを注入しく第３図（ｅ））、さらに熱アニ
ーリングによりシリコン層上層部と下層部の結晶粒径の
粗大化を行う（第３図（ｆ））。
表面に膜厚約０．８μｍのＳｔＯ□膜３２膜上２膜厚４
００ＯＡの多結晶シリコン膜おを積層する（第３図（、
）および（ｂ））。次いで、前記実施例２と同様の条件
で、シリコン膜３３の下層部にＳｔ イオ／を注入し
く第３図（ｃ） ） 、さらに熱アニーリングを行うこ
とによりシリコン膜下層部の結晶粒径を粗大化する（第
３図（ｄ））。次いで、今度はシリコン層おの上層部に
Ｓｔ＋イオンを注入しく第３図（ｅ））、さらに熱アニ
ーリングによりシリコン層上層部と下層部の結晶粒径の
粗大化を行う（第３図（ｆ））。
次いで、第３図（ｇ）に示すように、結晶粒径の粗大化
したシリコン膜３３にエネルギービーム３５を照射する
ことによシアニーリングを行う。エネルギービームとし
ては、電子ピーみ、レーザー光、キセノンランプ光など
が用いられ得る。電子ビームを用いた場合のアニーリン
グ条件は、加速電圧１ＯＫＶ 、電子銃フィラメントの
電流１ 、０ｍＡとし、またビームスポット径は７０〜
８０μｍであり、ビーム走査速度は４００ｍ ／１ｓｅ
ｃ、 ビームの送りピッチは６μｍであった。
したシリコン膜３３にエネルギービーム３５を照射する
ことによシアニーリングを行う。エネルギービームとし
ては、電子ピーみ、レーザー光、キセノンランプ光など
が用いられ得る。電子ビームを用いた場合のアニーリン
グ条件は、加速電圧１ＯＫＶ 、電子銃フィラメントの
電流１ 、０ｍＡとし、またビームスポット径は７０〜
８０μｍであり、ビーム走査速度は４００ｍ ／１ｓｅ
ｃ、 ビームの送りピッチは６μｍであった。
このようにして単結晶化されたシリコン薄膜３３ａが得
られ、その結晶性は良好であった。従来法によるものと
比較し、多結晶シリコン層が粗大化あるいは単結晶化さ
れるウエノ・面内の確率は、（資）〜９０％と増大し、
また転位、双晶、積層欠陥などが減少し、さらにノリー
二ング精度も向上した。
られ、その結晶性は良好であった。従来法によるものと
比較し、多結晶シリコン層が粗大化あるいは単結晶化さ
れるウエノ・面内の確率は、（資）〜９０％と増大し、
また転位、双晶、積層欠陥などが減少し、さらにノリー
二ング精度も向上した。
実施例４
第４図に、本発明を積層型ＣＭＯＳインバータに適用し
た場合の断面図を示し、その製造′／Ｊ礎について説明
する。
た場合の断面図を示し、その製造′／Ｊ礎について説明
する。
まずＰ型Ｓ％基板４１上の素子として用いる部分以外の
部分（すなわちフィールド部分）を常法に従い酸化し、
酸化膜４２を形成する。次いで、この酸化膜４２によっ
て囲まれた８１基板表面を１０００°Ｃの酸化雰囲気中
で酸化し、膜厚２５０Ａのゲート酸化膜４３を成長させ
る。この状態で必要に応じて、トランジスタのしきい値
電圧コントロールのためのイオン注入を行う。
部分（すなわちフィールド部分）を常法に従い酸化し、
酸化膜４２を形成する。次いで、この酸化膜４２によっ
て囲まれた８１基板表面を１０００°Ｃの酸化雰囲気中
で酸化し、膜厚２５０Ａのゲート酸化膜４３を成長させ
る。この状態で必要に応じて、トランジスタのしきい値
電圧コントロールのためのイオン注入を行う。
次いで、全面に３００ＯＡ厚のｐｔｓｉ膜をス、ｅツタ
法によシ被着し、写真蝕刻法によシ／ソターニングを行
ってゲート電極４４を形成する。その後、１×１０１５
ｔｏｎｓ、／Ｃｍ２のＡ８イオンを４０ ＫＶの条件で
イオン注入し、８１基板中にＮ型領域４５ａおよび４５
ｂを形成する。次に、既に形成したゲート電極４４をマ
スクとして苧化膜４３を所望形状にエツチングする。
法によシ被着し、写真蝕刻法によシ／ソターニングを行
ってゲート電極４４を形成する。その後、１×１０１５
ｔｏｎｓ、／Ｃｍ２のＡ８イオンを４０ ＫＶの条件で
イオン注入し、８１基板中にＮ型領域４５ａおよび４５
ｂを形成する。次に、既に形成したゲート電極４４をマ
スクとして苧化膜４３を所望形状にエツチングする。
次いで、全面にｐｔ膜をスパッタ法により被着し、写真
蝕刻法によりＡｆｉ−ニングしてｐｔ膜４６ａおよび４
６ｂを形成する。さらにＣＶＤ法により、全面に２５Ｏ
Ａ厚のＳｔＯ□膜４７全４７させ、その所望部分゛に、
写真蝕刻法によりスルーホール４８を形成する。次いで
再びＣＶＤ法によ！ｌ） ４０００Ａ厚の多結晶シリコ
ン膜４９を堆積し、前記実施何重ないし実施例３と同様
の方法で該多結晶シリコン膜４９を単結晶化する。この
単結晶化の過程におけるアニールによって、既に被着さ
れているｐｔ膜４６ａおよび４６ｂはＮ型領域４５ａお
よび４５ ｂと反応し、ＰｔＳｉ層となる。
蝕刻法によりＡｆｉ−ニングしてｐｔ膜４６ａおよび４
６ｂを形成する。さらにＣＶＤ法により、全面に２５Ｏ
Ａ厚のＳｔＯ□膜４７全４７させ、その所望部分゛に、
写真蝕刻法によりスルーホール４８を形成する。次いで
再びＣＶＤ法によ！ｌ） ４０００Ａ厚の多結晶シリコ
ン膜４９を堆積し、前記実施何重ないし実施例３と同様
の方法で該多結晶シリコン膜４９を単結晶化する。この
単結晶化の過程におけるアニールによって、既に被着さ
れているｐｔ膜４６ａおよび４６ｂはＮ型領域４５ａお
よび４５ ｂと反応し、ＰｔＳｉ層となる。
次いで、写真蝕刻法により不用部分を除去し、シリコン
膜４９と８１基板中のＮ型領域４５とはスルーホール４
８およびＰｔ５１層４６を介して接触することとなる。
膜４９と８１基板中のＮ型領域４５とはスルーホール４
８およびＰｔ５１層４６を介して接触することとなる。
この状態で、必要に応じてイオン注入を行い、単結晶化
されたシリコン膜によって形成されるトランジスタのし
きい値コントロールを行う。
されたシリコン膜によって形成されるトランジスタのし
きい値コントロールを行う。
次に、フォトレジスト膜を選択的に形成してＩＸＩＯ１
５１ｏｎｇ／ａｍ２のポロンを４０ ＫＶの注入エネル
ギーでイオン注入する。イオン注入されたボロンイオン
は、その際、熱処理により活性化され、Ｐ型頭域５０ｇ
、５０ｂが形成される。
５１ｏｎｇ／ａｍ２のポロンを４０ ＫＶの注入エネル
ギーでイオン注入する。イオン注入されたボロンイオン
は、その際、熱処理により活性化され、Ｐ型頭域５０ｇ
、５０ｂが形成される。
次いで、ＣＶＤ法により全面に８００ＯＡ厚のＳｉＯ２
膜５１全５１し、さらにコンタクトホールを開孔してＡ
Ｉ配線部５２を形成することによシ積層形ＣＭＯＳイン
バータが完成する。
膜５１全５１し、さらにコンタクトホールを開孔してＡ
Ｉ配線部５２を形成することによシ積層形ＣＭＯＳイン
バータが完成する。
このようにして得られた積層形ＣＭＯ８インノ々−タの
リーク電流特性は極めて良好であった。第５図は、従来
法で製造されたもののリーク電流特性図であり、第６図
は、本発明のリーク電流特性図である。これらの図から
明らかなように、本発明を用いた場合リーク電流はきれ
いなパルス状となり、従来法によるものより良好な特性
を示した。
リーク電流特性は極めて良好であった。第５図は、従来
法で製造されたもののリーク電流特性図であり、第６図
は、本発明のリーク電流特性図である。これらの図から
明らかなように、本発明を用いた場合リーク電流はきれ
いなパルス状となり、従来法によるものより良好な特性
を示した。
さらに、本発明によって製造されたＰチャネルＭＯ８Ｆ
ＥＴと従来法によるＰチャネルＭＯ８ＦＩＴとの移動度
μｐを比較すると、従来法によるものがｐｐ ＝ ４０
．５０ ａｍ２／ ｆ８であり、本発明によるものがＪ
ＩＩＰ ＝ １３０〜１４０ ａｍ２／Ｖ−８であシ、
本発明によれば移動度が大巾に向上することが認められ
、さらに再現性も従来のＥＦＴ より良好であった。
ＥＴと従来法によるＰチャネルＭＯ８ＦＩＴとの移動度
μｐを比較すると、従来法によるものがｐｐ ＝ ４０
．５０ ａｍ２／ ｆ８であり、本発明によるものがＪ
ＩＩＰ ＝ １３０〜１４０ ａｍ２／Ｖ−８であシ、
本発明によれば移動度が大巾に向上することが認められ
、さらに再現性も従来のＥＦＴ より良好であった。
さらに本発明は、上記のような三次元ＩＣのみならず、
６トランジスタのメモリーセル構造におけるゲートコン
トロールのトランジスタ等にも適用し得る。
６トランジスタのメモリーセル構造におけるゲートコン
トロールのトランジスタ等にも適用し得る。
本発明は、５ｉｎ２等の絶縁性基体上に単結晶性シリコ
ン膜を形成するに際し、まず基体上に多結晶シリコン膜
を形成した後にこれを特定の条件下で固相法により単結
晶化あるいは粗大粒化するようにしたので結晶性の良好
なシリコン膜が得られ、またパターニング精度も大巾に
向上する。
ン膜を形成するに際し、まず基体上に多結晶シリコン膜
を形成した後にこれを特定の条件下で固相法により単結
晶化あるいは粗大粒化するようにしたので結晶性の良好
なシリコン膜が得られ、またパターニング精度も大巾に
向上する。
したがって、本発明は、三次元化ＩＣ等の積層型半導体
素子の製造に特に有用である。
素子の製造に特に有用である。
第１図、第２図および第３図は本発明の牛導体薄膜の製
造工程を示す断面図であり、第４図は本発明の実施例に
係る積層型ＣＭＯＳインバータの断面図であり、第５図
および第６図はリーク電流特性図である。 １１ 、２１ 、３１・・・Ｎ型シリコン基板、１２
、２２ 、３２・・！５ＩＯ２膜、１３ 、２３ 、３
３−・・多結晶シリコン膜、Ｌ３ａ−単結晶化されたシ
リコン膜、ｔ４，２４ｔ３４−・・Ｓ１＋イオン注入、
１５．３５・・・エネルギービーム、２３ａ・・・粗粒
化した層、２３ｂ、３３ａ・・・単結晶化あるいは粗粒
化したシリコン層、４１・・・Ｐ型シリコン基板、４２
・・・酸化膜、４３・・・ゲート酸化膜、４４・・・ゲ
ー、ト電極、４５ ａ 、 ４５ ｂ −Ｎ型領域、４
６ａ、４６ｂ・・・Ｐｔ膜、４７ ・・・Ｓ１０□ｌ［
，４８・・・スルーホール、４９・・・シリコン膜、５
０ａ、５０ｂ＝Ｐ型領域、５１−８１０□膜、５２・Ａ
Ｉ配線部。 出願人代理人 猪 股 清 ５１ 図 １１ Ｊ Ｉ Ｉ Ｉ ト１４邪２
造工程を示す断面図であり、第４図は本発明の実施例に
係る積層型ＣＭＯＳインバータの断面図であり、第５図
および第６図はリーク電流特性図である。 １１ 、２１ 、３１・・・Ｎ型シリコン基板、１２
、２２ 、３２・・！５ＩＯ２膜、１３ 、２３ 、３
３−・・多結晶シリコン膜、Ｌ３ａ−単結晶化されたシ
リコン膜、ｔ４，２４ｔ３４−・・Ｓ１＋イオン注入、
１５．３５・・・エネルギービーム、２３ａ・・・粗粒
化した層、２３ｂ、３３ａ・・・単結晶化あるいは粗粒
化したシリコン層、４１・・・Ｐ型シリコン基板、４２
・・・酸化膜、４３・・・ゲート酸化膜、４４・・・ゲ
ー、ト電極、４５ ａ 、 ４５ ｂ −Ｎ型領域、４
６ａ、４６ｂ・・・Ｐｔ膜、４７ ・・・Ｓ１０□ｌ［
，４８・・・スルーホール、４９・・・シリコン膜、５
０ａ、５０ｂ＝Ｐ型領域、５１−８１０□膜、５２・Ａ
Ｉ配線部。 出願人代理人 猪 股 清 ５１ 図 １１ Ｊ Ｉ Ｉ Ｉ ト１４邪２
Claims (1)
- 【特許請求の範囲】 １、絶縁層上に多結晶シリコン層を形成し、次いで上記
多結晶シリコン層にシリコンイオンをイオン注入するこ
とＫより該多結晶シリ゛コン層を−Ｈアモルファス化し
、次いで上記アモルファス化したシリコン層にエネルギ
ービーム照射によるアニーリングを施すことによって該
シリコン層を単結晶シリコン層に変換することを特徴と
する、半導体薄膜の製造方法。 ２、前記絶縁ノーが既に形成された半導体装置上に積層
されている、特許請求の範囲第１項記載の方法。 ３、前記絶縁層がＳｔＯ□またはＳｉＮである、特許請
求の範囲第１項記載の方法。 ４、前記半導体薄膜を用いて半導体装置を製造する工程
を含む、特許請求の範囲第１項または第２項記載の方法
。 ５、前記アニーリングを電子ビーム照射により行なう、
特許請求の範囲第１項記載の方法。 ６、絶縁層上に多結晶シリコン層を形成し、このシリコ
ン層の下層部に不純物プロファイルのピークをもつよう
に該シリコン層にシリコンイオンをイオン注入し、この
シリコンイオンの注入遅れたシリコン層に比較的低温度
の加熱によるアニーリングを施し、次いで上記アニーリ
ングの施されたシリコン層の上層部に不純物ゾロファイ
ルのピークをもつように該シリコン層にシリコンイオン
をイオン注入し、このシリコンイオンの注入されたシリ
コン層に比較的低温度の加熱によるアニーリングを施す
ことを特徴とする、半導体薄膜の製造方法。 ７、前記絶縁層が既に形成された半導体装置上に積層さ
れている、特許請求の範囲第６項に記載の方法。 ８、前記半導体薄膜を用いて半導体装置を製造する工程
を含む、特許請求の範囲第６７項または第１７項記載の
方法。 ９．前記アニーリングを５００〜１０００℃の温度で行
う、特許請求の範囲第６項記載の方法。 １０、前記イオン注入工程およびアニーリング工程をく
り返して行う、特許請求の範囲第６項ないし第９項のい
ずれかに記載の方法。 １１、絶縁層上に多結晶シリコン層を形成し、このシリ
コン層の下層部に不純物プロファイルのピークをもつよ
うに該シリコン層にシリコンイオンをイオン注入し、こ
のシリコンイオンの注入されたシリコン層に比較的低温
度の加熱による熱アニーリングを施し、次いで上記アニ
ーリングの施されたシリコン層の上層部に不純物プロフ
ァイルのピークをもつように該シリコン層にシリコンイ
オンをイオン注入し、このシリコンイオンの注入された
シリコン層に比較的低温度の加熱による熱アニーリング
を施し、さらにこのシリコン層にエネルギービーム照射
によるアニーリングを施すことを特徴とする１半導体薄
膜の製造方法。 １２、前記絶縁層が既に形成された半導体装置上に積層
されている、特許請求の範囲第１・１項記載の方法。 １３、前記半導体薄膜を用いて半導体装置を製造する工
程を含む、特許請求の範囲第１・１項または第１２項に
記載の方法。 １４、前記熱アニーリングを５００〜１０００℃の温度
で行う、特許請求の範囲第１１・項記載の方法。 １５、前記エネルギービームが電子ビームである、特許
請求の範囲第１１項ないし第１４項のいずれかに記載の
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030077A JPS59155121A (ja) | 1983-02-24 | 1983-02-24 | 半導体薄膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030077A JPS59155121A (ja) | 1983-02-24 | 1983-02-24 | 半導体薄膜の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59155121A true JPS59155121A (ja) | 1984-09-04 |
Family
ID=12293733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58030077A Pending JPS59155121A (ja) | 1983-02-24 | 1983-02-24 | 半導体薄膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155121A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104021A (ja) * | 1985-10-30 | 1987-05-14 | Sony Corp | シリコン半導体層の形成方法 |
| JPS62108516A (ja) * | 1985-11-06 | 1987-05-19 | Sony Corp | 多結晶半導体膜の固相成長方法 |
| JPS6360518A (ja) * | 1986-08-30 | 1988-03-16 | Sony Corp | 半導体層の結晶成長方法 |
| US4762801A (en) * | 1987-02-20 | 1988-08-09 | National Semiconductor Corporation | Method of fabricating polycrystalline silicon resistors having desired temperature coefficients |
| US5064779A (en) * | 1989-02-08 | 1991-11-12 | President Of Kanazawa University | Method of manufacturing polycrystalline silicon film |
| US5240511A (en) * | 1987-02-20 | 1993-08-31 | National Semiconductor Corporation | Lightly doped polycrystalline silicon resistor having a non-negative temperature coefficient |
| NL9301811A (nl) * | 1992-10-28 | 1994-05-16 | Ryoden Semiconductor Syst Eng | Dunne-film veldeffecttransistor en werkwijze voor het vervaardigen daarvan, evenals van een halfgeleiderelement dat ervan voorzien is. |
| US5382537A (en) * | 1992-07-10 | 1995-01-17 | Sony Corporation | Method of making thin film transistors |
| US6165875A (en) * | 1996-04-10 | 2000-12-26 | The Penn State Research Foundation | Methods for modifying solid phase crystallization kinetics for A-Si films |
| US6383899B1 (en) * | 1996-04-05 | 2002-05-07 | Sharp Laboratories Of America, Inc. | Method of forming polycrystalline semiconductor film from amorphous deposit by modulating crystallization with a combination of pre-annealing and ion implantation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5676522A (en) * | 1979-11-29 | 1981-06-24 | Toshiba Corp | Formation of semiconductor thin film |
-
1983
- 1983-02-24 JP JP58030077A patent/JPS59155121A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5676522A (en) * | 1979-11-29 | 1981-06-24 | Toshiba Corp | Formation of semiconductor thin film |
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| US5514880A (en) * | 1992-10-28 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Field effect thin-film transistor for an SRAM with reduced standby current |
| US5736438A (en) * | 1992-10-28 | 1998-04-07 | Mitsubishi Denki Kabushiki Kaisha | Field effect thin-film transistor and method of manufacturing the same as well as semiconductor device provided with the same |
| US6383899B1 (en) * | 1996-04-05 | 2002-05-07 | Sharp Laboratories Of America, Inc. | Method of forming polycrystalline semiconductor film from amorphous deposit by modulating crystallization with a combination of pre-annealing and ion implantation |
| US6165875A (en) * | 1996-04-10 | 2000-12-26 | The Penn State Research Foundation | Methods for modifying solid phase crystallization kinetics for A-Si films |
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