JPS6349908B2 - - Google Patents

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JPS6349908B2
JPS6349908B2 JP56101408A JP10140881A JPS6349908B2 JP S6349908 B2 JPS6349908 B2 JP S6349908B2 JP 56101408 A JP56101408 A JP 56101408A JP 10140881 A JP10140881 A JP 10140881A JP S6349908 B2 JPS6349908 B2 JP S6349908B2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/62—Capacitors having potential barriers
    • H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は半導体層内に第１導電型（P-）の第
１領域を有し、この領域に少くとも１つの接点電
極を設け、これを第１端子に接続し、また前記領
域にはその上に配置した絶縁電極を設け、これを
第２端子に接続してなる電界効果コンデンサに関
するものである。
一般にこの種電界効果コンデンサはソースおよ
びドレイン電極を短絡した電界効果トランジスタ
として構成し、ゲート、ソース間容量を使用す
る。しかしこの種コンデンサは比較的に高い信号
電圧に対しては適していないことが発見された。
本発明の目的はこの種電界効果コンデンサにお
いて、比較的高い信号電圧で動作させて使用する
ことができるものを得ようとするにある。
本発明においてはこの目的を達成するため、半
導体層内に第１導電型（P-）とは反対の第２導
電型（Ｎ）の第２半導体領域を設け、この第２半
導体領域に第１端子に接続している少なくとも１
つの接点電極を設け、さらにこの領域には第２領
域上に配置され第２端子に接続している絶縁電極
を設けることを特徴とする。
本発明の対象とする上述の如き電界効果コンデ
ンサにおいては特定の極性の信号電圧において容
量が消滅することが発見された。これは絶縁電極
の下側に存在する導電層（チヤネル）が消滅する
からである。しかしながら本発明によつて上述の
如き手段を設けると、１つの絶縁電極の下側の導
電層が消滅した場合、他方の絶縁電極の下側にこ
のような導電層が形成される。従つて第１および
第２端子間には常に容量が存する。
各領域の接点電極と絶縁電極の間の電圧がOV
の場合に、その半導体特性がこの絶縁電極の下側
に完全に延長される導電層が形成されない（エン
ヘンスメント型）ような特性となつている場合に
おいては、第１領域の接点電極と第２領域の接点
電極との間にバイアス電源を設け、そのバイアス
電源の値は２つの絶縁電極のうちの１つの下側に
おいてこの電極の下側に常時完全に延長される導
電層が存在するようにすると好都合である。
このようにすると１つの絶縁電極の下側の容量
が他方の絶縁電極の下側の容量に対しスムースに
切り換わる安定した転移特性が得られる。
さらにこのようにした実施例においては第１お
よび第２絶縁ゲート電界効果トランジスタの直列
接続によつてバイアス電源を構成し、これらの第
１および第２絶縁ゲート電界効果トランジスタを
それぞれ対応する第１および第２領域の領域内に
形成し、その第１および第２電界効果トランジス
タのドレイン電極を対応のゲート電極に接続す
る。
この実施例においてはバイアス電源の端子間の
電圧が装置に対する各プロセスとは無関係に一方
の絶縁電極の下側の容量より他方の絶縁電極の下
側の容量に対し平滑な転移を行うに必要なバイア
ス電圧に対応するものとなる利点がある。
この場合、バイアス電源に電界効果コンデンサ
を側路することができる。
このようにするとバイアス電源に抵抗が存在し
ても信号に対してはこれが短絡され、この付加し
た電界効果コンデンサはバイアス電源によつて常
に正しくバイアスを加えられる。
電界効果トランジスタを使用する場合、本発明
における電界効果コンデンサは第１および第２領
域を互いに隣接させ、これらの領域内に配置され
た絶縁電極も同じく隣接せしめることができる。
このような手段を取るときは面積の減少が可能
となりこの種コンデンサを集積回路に組込む場合
に極めて大なる利点となる。
以下図面により本発明を説明する。
第１図に示す電界効果コンデンサは本例におい
てはＮ型半導体材料の基板４を有し、これにP-
型領域５を設け、その中にn+拡散によつて接点
７および７′を形成する。P-領域５上に例えば酸
化珪素の絶縁層８を配置し、この絶縁層を通じ拡
散により形成した接点７および７′に対し金属接
点を取りつける。またこの例では拡散接点７と拡
散P-領域５との間にも金属接触を形成し、拡散
領域５の電位が浮遊しないようにし、また絶縁層
８の上側に電極９を設ける。このような構成配置
はｎチヤネル電界効果トランジスタであり、これ
をＰの位置で示す。このような構成の装置をコン
デンサとして使用する場合は、電極９を端子２に
接続し、電界効果トランジスタではソースおよび
ドレイン電極となる２つの拡散接点７および７′
を端子１に接続する。このように接続するかわり
にこれら２つの拡散接点７および７′のうちの一
方のみを使用することができ、また２つの拡散接
点を組み合わせ、例えば電極９を囲む環状拡散部
として形成することもできる。電極９と拡散接点
７，７′の間に充分高い電圧が加わると、電極９
の下側には導電性のｎ型チヤネルが形成される
（これはデイプレーシヨン型トランジスタにおい
ても0Vにおいても既に形成されている）。電極９
はこの導電性のチヤネルとともにコンデンサの容
量を形成する。
本発明においては領域５の導電型とは反対の導
電型を有する領域１０を設ける。この領域１０
は、領域４の領域５に隣接している非拡散部分で
構成する。この領域１０には２個のP+型拡散接
点６および６′を設ける。領域１０の上側にも絶
縁層８を設け、これには穴を設けておき、拡散接
点６および６′に対する接続部をこれに対して形
成し、またこの絶縁層の上側には電極９′を配置
する。この拡散接点６および６′を有しかつ電極
９′を設けた領域１０はＰチヤネル電界効果トラ
ンジスタを形成する。
拡散接点６および６′を端子１に接続し電極
９′を端子２に接続する。拡散接点６および６′に
対して電極９′が充分に負の値の電圧であるとき
は（デイプレーシヨン型トランジスタを使用する
場合0Vでも既にこの状態になつている）導電性
Ｐ型チヤネルが電極９′の下側に形成され、これ
は電極９′とともにコンデンサを構成する。即ち
電極９の下側の容量は端子１に対し端子２の信号
が正である場合に動作し、電極９′の下側のコン
デンサは負信号に対し動作する。
エンヘンスメント型トランジスタを使用する場
合、１つの絶縁電極９の下側のコンデンサより他
方の絶縁電極９′の下側のコンデンサへの平滑な
転移を得るための拡散電極６，６′と拡散電極７，
７′との間にバイアス電源１１を設ける。
第２図は第１図の実施例に対し一部を変形した
実施例を示し、第２図の例では拡散接点６′およ
び７′を省略し、電極９および９′を互いに接続し
て一体としてある。かくすると大なる面積が得ら
れ従つて高い容量値が得られる。
第３図は本発明による電界効果コンデンサの電
気接続図を示す。図において電極９および９′の
下側に形成されるコンデンサはｎチヤネル電界効
果トランジスタT1とＰチヤネル電界効果トラン
ジスタT2でそれぞれ表わされ、そのそれぞれは
ソースおよびドレイン電極を互いに接続してあ
る。トランジスタT2およびT1のソース電極の間
にバイアス電源１１を設ける。このバイアス電源
はＰチヤネル電界効果トランジスタT4とｎチヤ
ネル電界効果トランジスタT3の直列接続で構成
し、これらのトランジスタはゲートおよびドレイ
ン電極間を接続し、この直列接続は電流源３より
電流を供給する（トランジスタT3およびT4を入
れ替えることもできる）。これらのトランジスタ
T3およびT4が導電状態に駆動されると、電源１
１は電極９および９′の下側に導電チヤネルを形
成するに必要な電圧の和に対応する電圧を生ず
る。即ちトランジスタT1およびT2のチヤネルは
バランス状態で存在する。一方の極性の信号電圧
に対してはトランジスタT1のチヤネルが消滅し、
トランジスタT2がコンデンサとして動作し、他
方の極性の信号電圧が端子１，２間に加わつた場
合にはトランジスタT2のチヤネルが消滅しトラ
ンジスタT1がコンデンサとして動作する。
トランジスタT1およびT2がデイプレイシヨン
型の場合には電源１１を短絡回路で置き換えるこ
とができる。場合によつてはトランジスタT1お
よびT2がエンヘンスメント型の場合にもこれが
可能である。例えば端子１および２間の電圧波形
が電流ドライブ方式のように不正規の場合にこれ
があてはまる。トランジスタT1およびT2のいず
れもがコンデンサとして動作しない領域は極めて
急速に通過する。これはコンデンサに供給される
電流が０に等しい（または実際上極めて小さい
値）である場合にある電圧上昇を生じ、これを駆
動電流の極性によつて２つのトランジスタT1お
よびT2の一方をコンデンサとして動作せしめる
からである。
バイアス電源１１を信号電流抵抗に対する短絡
回路を形成するためｎチヤネルトランジスタT5
により構成する電界効果コンデンサを電源１１と
並列に挿入する。このトランジスタT5は電源１
１により常に正しくバイアスを加える。また代案
としてＰチヤネルトランジスタT5を短絡回路用
コンデンサとして使用することもできる。この場
合そのゲート電極を端子１に接続し、ドレイン電
極をトランジスタT2のソース電極に接続する。
【図面の簡単な説明】
第１図は本発明による電界効果コンデンサを示
す断面図、第２図は第１図の変形例の断面図、第
３図は本発明による電界効果コンデンサの好適実
施例の回路図である。 １，２……端子、４……半導体本体、５……
P-領域、６，６′，７，７′……拡散接点、８…
…絶縁層、９，９′……電極、１０……領域、１
１……バイアス電源。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体層４内に第１導電型（P-）の第１領
    域５を有し、この領域に少くとも１つの接点電極
    ７を設け、これを第１端子１に接続し、また前記
    領域にはその上に配置した絶縁電極９を設け、こ
    れを第２端子２に接続してなる電界効果コンデン
    サにおいて、前記半導体層４内に第１導電型
    （P-）とは反対の第２導電型（Ｎ）の第２半導体
    領域１０を設け、この第２半導体領域１０に第１
    端子１に接続した少くとも１個の接点電極６と、
    第２領域上に配置され第２端子２に接続した絶縁
    電極９′を設けてなることを特徴とする電界効果
    コンデンサ。 ２ 半導体層４内に第１導電型（P-）の第１領
    域５を有し、この領域に少くとも１つの接点電極
    ７を設け、これを第１端子１に接続し、また前記
    領域にはその上に配置した絶縁電極９を設け、こ
    れを第２端子２に接続してなる電界効果コンデン
    サにおいて、前記半導体層４内に第１導電型
    （P-）とは反対の第２導電型（Ｎ）の第２半導体
    領域１０を設け、この第２半導体領域１０に第１
    端子１に接続した少くとも１個の接点電極６と、
    第２領域上に配置され第２端子２に接続した絶縁
    電極９′を設けてなり、さらに第１領域５の接点
    電極７と第２領域１０の接点電極６との間にバイ
    アス電源１１を設け、このバイアス電源の値は２
    つの絶縁電極９，９′のうちの１つの下側におい
    て該電極の下側に完全に延びている導電層が常に
    存する如くの値とすることを特徴とし、これら各
    領域の接点電極と絶縁電極の間の電圧が０ボルト
    であるとき、この絶縁電極の下側に完全に延長さ
    れる導電層が形成されない（エンヘンスメント
    型）半導体特性を有する電界効果コンデンサ。 ３ 前記バイアス電源を第１および第２の絶縁ゲ
    ート電界効果トランジスタT3，T4の直列接続で
    構成し、これら第１および第２絶縁ゲート電界効
    果トランジスタはそれぞれ第１および第２領域の
    対応する領域内に形成し、これら第１および第２
    絶縁ゲート電界効果トランジスタのドレイン電極
    を対応するゲート電極に接続してなる特許請求の
    範囲第２項記載の電界効果コンデンサ。 ４ 第１および第２トランジスタに静電流を供給
    する電源３を設けた特許請求の範囲第３項記載の
    電界効果コンデンサ。 ５ バイアス電源１１を電界効果コンデンサで側
    路した特許請求の範囲第２、３または４項記載の
    電界効果コンデンサ。 ６ 第１および第２領域５，１０が互に隣接し、
    これら領域上に配置した絶縁電極９，９′も互に
    隣接する第１〜５項のいずれかに記載の電界効果
    コンデンサ。
JP56101408A 1980-07-04 1981-07-01 Field effect condenser Granted JPS5745268A (en)

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