JPH0777337B2 - デイジタル入力装置 - Google Patents
デイジタル入力装置Info
- Publication number
- JPH0777337B2 JPH0777337B2 JP60296625A JP29662585A JPH0777337B2 JP H0777337 B2 JPH0777337 B2 JP H0777337B2 JP 60296625 A JP60296625 A JP 60296625A JP 29662585 A JP29662585 A JP 29662585A JP H0777337 B2 JPH0777337 B2 JP H0777337B2
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- output
- signal
- data
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ディジタル入力装置、特に多数の入力信号を
処理するディジタル入力装置に関するものである。
処理するディジタル入力装置に関するものである。
第５図は従来のディジタル入力装置の構成図である。第
５図に示されるように複数の入力信号（IN1〜INn）１毎
にフィルタ回路（FLT1〜FLTn）２を設け、これら複数の
フィルタ回路からの出力をセレクト回路３でセレクト
し、出力４を得るように構成されていた。
５図に示されるように複数の入力信号（IN1〜INn）１毎
にフィルタ回路（FLT1〜FLTn）２を設け、これら複数の
フィルタ回路からの出力をセレクト回路３でセレクト
し、出力４を得るように構成されていた。
上記構成を有する従来装置では、各ディジタル入力信号
毎にフィルタ回路が必要となり、基板に回路を実装する
場合、入力信号数に比例してフィルタ回路が増加するた
め、基板の回路実装上の問題から基板当りの入力信号数
が制限されることとなり、基板のコストアップともなっ
ていた。
毎にフィルタ回路が必要となり、基板に回路を実装する
場合、入力信号数に比例してフィルタ回路が増加するた
め、基板の回路実装上の問題から基板当りの入力信号数
が制限されることとなり、基板のコストアップともなっ
ていた。
本発明は上記問題点を解決するためになされたものであ
り、入力信号数の増加によるフィルタ回路の増加を防止
したディジタル入力装置を提供することを目的としてい
る。
り、入力信号数の増加によるフィルタ回路の増加を防止
したディジタル入力装置を提供することを目的としてい
る。
本発明では、複数の入力信号をアドレスに応じて所定周
期でサンプリングし、これらの各サンプリングしたデー
タを時間間隔をおいて複数のRAMに順次記憶して時間差
のあるデータをつくり、この時間差のあるデータをアド
レス毎に一括して比較することにより、一致，不一致を
検出してフィルタリングを行なうようにしたものであ
る。
期でサンプリングし、これらの各サンプリングしたデー
タを時間間隔をおいて複数のRAMに順次記憶して時間差
のあるデータをつくり、この時間差のあるデータをアド
レス毎に一括して比較することにより、一致，不一致を
検出してフィルタリングを行なうようにしたものであ
る。
以下図面を参照して実施例を説明する。
第１図は本発明によるディジタル入力装置の一実施例の
構成図である。第１図では入力信号数が64本、入力信号
サンプル周期1ms、フィルタリング時間4msの場合につい
て説明する。（IN1〜IN64）１は入力信号、11はマルチ
プレクサで前記入力信号の内から１つを、アドレスバス
26からのアドレス情報により選択し、選択出力27に出力
する。RAM012〜RAM315,RAM25はアドレスが０〜63番地の
１ビットRAMであり、この内RAM012〜RAM315は前記入力
信号（IN1〜IN64）１が選択されている間に、その内容
を０〜63番地に記憶する。即ち、入力信号IN1について
は、先ず最初のサンプリング時点においてRAM0の０番地
へ、1ms後の次のサンプリング時点においてRAM1の０番
地へ、更に次のサンプリング時点においてRAM2の０番地
へ、更に次のサンプリング時点においてRAM3の０番地の
如く、順次1ms毎の時間差のあるデータが記憶され、RAM
3への記憶が終了すると最初のRAM0に戻る。その他の入
力信号（IN2〜IN64）についても全く同様である。要す
るに各RAM0〜RAM3についてみると、最初のサンプリング
時点においては全入力信号（IN1〜IN64）がRAM0の０〜6
3番地へ記憶され、次の1ms後のサンプリング周期にはそ
の時点の全入力信号（IN1〜IN64）がRAM1の０〜63番地
へのように、順次時間差をおいたデータが記憶される。
16はデコーダ、17はアドレス発生器、18は制御回路であ
る。ここでデコーダ16はアドレス発生器17からのコード
信号28と29をデコードして、前記各RAM0〜RAM3のチップ
セレクト信号46〜49を出力する。又、デコーダ16は制御
回路18からの一括出力信号51を受けてチップセレクト信
号46〜49の信号を同時に出力させる。要するにチップセ
レクト信号46〜49によって順次RAMを選択した後に、一
括出力信号51によって前記各RAM0〜RAM3を同時に出力
し、時間差をもって記憶されているデータを比較するも
のである。19,20は論理素子であり、この内論理素子19
はRAM012〜RAM315の出力42〜45が全て「１」の場合に出
力が「１」となり、又、論理素子20はRAM012〜RAM315の
出力42〜45が全て「０」の場合に出力が「１」となる。
即ち、各RAM012〜RAM315の出力が全て「１」又は「０」
で一致している場合を弁別して出力するようにしてい
る。21はJKフリップ・フロップ（以下JKF/F）で、プリ
セット入力PRとリセット入力CLRがあり、Ｊ＝「１」,K
＝「０」において制御回路18からのクロック信号34があ
るとＱ＝「１」となり、又、Ｊ＝「０」,K＝「１」でク
ロック信号34があるとＱ＝「０」となる。更にＪ＝
「０」,K＝「０」でクロック信号34があるとＱは変化せ
ず、プリセット入力PR又はリセット入力CLRでセットし
た状態のままとなっている。23,24は論理素子で制御回
路18からの制御信号33が「１」の時RAM425の出力36が
「１」ならば、論理素子24の出力が「０」となり、又、
出力36が「０」ならば、論理素子23の出力が「０」とな
る。RAM425はフィルタリング済の（IN1〜IN64）のデー
タを記憶している。アドレス発生器17は制御回路18から
の1ms周期の信号50によって起動され、アドレスのイン
クリメントを行なう。このアドレスは1ms毎に０〜63番
地までのインクリメントを２回行なう。又、コード信号
28,29は２ビットで０〜３まで1ms毎にインクリメントを
行なう。
構成図である。第１図では入力信号数が64本、入力信号
サンプル周期1ms、フィルタリング時間4msの場合につい
て説明する。（IN1〜IN64）１は入力信号、11はマルチ
プレクサで前記入力信号の内から１つを、アドレスバス
26からのアドレス情報により選択し、選択出力27に出力
する。RAM012〜RAM315,RAM25はアドレスが０〜63番地の
１ビットRAMであり、この内RAM012〜RAM315は前記入力
信号（IN1〜IN64）１が選択されている間に、その内容
を０〜63番地に記憶する。即ち、入力信号IN1について
は、先ず最初のサンプリング時点においてRAM0の０番地
へ、1ms後の次のサンプリング時点においてRAM1の０番
地へ、更に次のサンプリング時点においてRAM2の０番地
へ、更に次のサンプリング時点においてRAM3の０番地の
如く、順次1ms毎の時間差のあるデータが記憶され、RAM
3への記憶が終了すると最初のRAM0に戻る。その他の入
力信号（IN2〜IN64）についても全く同様である。要す
るに各RAM0〜RAM3についてみると、最初のサンプリング
時点においては全入力信号（IN1〜IN64）がRAM0の０〜6
3番地へ記憶され、次の1ms後のサンプリング周期にはそ
の時点の全入力信号（IN1〜IN64）がRAM1の０〜63番地
へのように、順次時間差をおいたデータが記憶される。
16はデコーダ、17はアドレス発生器、18は制御回路であ
る。ここでデコーダ16はアドレス発生器17からのコード
信号28と29をデコードして、前記各RAM0〜RAM3のチップ
セレクト信号46〜49を出力する。又、デコーダ16は制御
回路18からの一括出力信号51を受けてチップセレクト信
号46〜49の信号を同時に出力させる。要するにチップセ
レクト信号46〜49によって順次RAMを選択した後に、一
括出力信号51によって前記各RAM0〜RAM3を同時に出力
し、時間差をもって記憶されているデータを比較するも
のである。19,20は論理素子であり、この内論理素子19
はRAM012〜RAM315の出力42〜45が全て「１」の場合に出
力が「１」となり、又、論理素子20はRAM012〜RAM315の
出力42〜45が全て「０」の場合に出力が「１」となる。
即ち、各RAM012〜RAM315の出力が全て「１」又は「０」
で一致している場合を弁別して出力するようにしてい
る。21はJKフリップ・フロップ（以下JKF/F）で、プリ
セット入力PRとリセット入力CLRがあり、Ｊ＝「１」,K
＝「０」において制御回路18からのクロック信号34があ
るとＱ＝「１」となり、又、Ｊ＝「０」,K＝「１」でク
ロック信号34があるとＱ＝「０」となる。更にＪ＝
「０」,K＝「０」でクロック信号34があるとＱは変化せ
ず、プリセット入力PR又はリセット入力CLRでセットし
た状態のままとなっている。23,24は論理素子で制御回
路18からの制御信号33が「１」の時RAM425の出力36が
「１」ならば、論理素子24の出力が「０」となり、又、
出力36が「０」ならば、論理素子23の出力が「０」とな
る。RAM425はフィルタリング済の（IN1〜IN64）のデー
タを記憶している。アドレス発生器17は制御回路18から
の1ms周期の信号50によって起動され、アドレスのイン
クリメントを行なう。このアドレスは1ms毎に０〜63番
地までのインクリメントを２回行なう。又、コード信号
28,29は２ビットで０〜３まで1ms毎にインクリメントを
行なう。
第２図は各信号状態がどのようになっているかを示すタ
イムチャートである。
イムチャートである。
制御回路18から1ms周期の信号出力50がアドレス発生器1
7に出力されると、アドレス発生器17はアドレスのイン
クリメントをスタートさせる。したがってマルチプレク
サ11の選択出力27にアドレスのインクリメントに対応し
て、入力信号IN1〜IN64のデータが出力される。なお、
この場合、1ms内にアドレスが２回インクリメントさ
れ、その結果入力信号が２回出力されるが、前半のみ使
って後半は使用しない。この時アドレス発生器17からの
コード信号28,29が図に示される「０」，「１」の形で
出力され、前記コード信号28,29の出力に応じてチップ
セレクト信号46〜49が出力される。即ち、コード信号2
8,29に応じてRAM012〜RAM315が順次選択出力される。
7に出力されると、アドレス発生器17はアドレスのイン
クリメントをスタートさせる。したがってマルチプレク
サ11の選択出力27にアドレスのインクリメントに対応し
て、入力信号IN1〜IN64のデータが出力される。なお、
この場合、1ms内にアドレスが２回インクリメントさ
れ、その結果入力信号が２回出力されるが、前半のみ使
って後半は使用しない。この時アドレス発生器17からの
コード信号28,29が図に示される「０」，「１」の形で
出力され、前記コード信号28,29の出力に応じてチップ
セレクト信号46〜49が出力される。即ち、コード信号2
8,29に応じてRAM012〜RAM315が順次選択出力される。
第３図はタイムチャートの詳細図で1msの間を示す。第
２図及び第３図から明らかなように、最初の1msの間（t
0〜t2）にチップセレクト信号46がアクティブとなりRAM
012が選択される。この場合制御回路18からのライト信
号30の出力により、各選択出力（IN1〜IN64）がRAM012
に書込まれる。なお第３図では時刻t0からの説明をして
いるが、時刻t0以前においても既にサンプル周期1ms毎
にRAM012〜RAM315には入力信号が順次記憶されてきてい
る。したがってフィルタリング時間4ms毎の一括出力51
も順次出力されてきている。第３図のt1〜t2期間が一括
出力信号51による読出しであり、この期間内にて既に順
次記憶済の入力データを読出して一致，不一致を検出す
る。云い換えると、制御回路18から一括出力信号51が出
力され、デコーダ16のチップセレクト信号46〜49全てが
アクティブとなり、RAM012〜RAM315が選択される。なお
第３図において、チップセレクト信号46〜49としてはRA
M012〜RAM315が順次選択されることを説明する意味か
ら、これが一括出力信号51に応じて全てアクティブにな
る形状とはしていない。その後アドレス発生器17は新た
に０〜63番地までインクリメントをスタートする。
２図及び第３図から明らかなように、最初の1msの間（t
0〜t2）にチップセレクト信号46がアクティブとなりRAM
012が選択される。この場合制御回路18からのライト信
号30の出力により、各選択出力（IN1〜IN64）がRAM012
に書込まれる。なお第３図では時刻t0からの説明をして
いるが、時刻t0以前においても既にサンプル周期1ms毎
にRAM012〜RAM315には入力信号が順次記憶されてきてい
る。したがってフィルタリング時間4ms毎の一括出力51
も順次出力されてきている。第３図のt1〜t2期間が一括
出力信号51による読出しであり、この期間内にて既に順
次記憶済の入力データを読出して一致，不一致を検出す
る。云い換えると、制御回路18から一括出力信号51が出
力され、デコーダ16のチップセレクト信号46〜49全てが
アクティブとなり、RAM012〜RAM315が選択される。なお
第３図において、チップセレクト信号46〜49としてはRA
M012〜RAM315が順次選択されることを説明する意味か
ら、これが一括出力信号51に応じて全てアクティブにな
る形状とはしていない。その後アドレス発生器17は新た
に０〜63番地までインクリメントをスタートする。
第４図はフィルタリングのための一致，不一致を説明す
るタイムチャートである。なおこの場合は一括出力51に
応じてチップセレクト信号46〜49が全てアクティブとな
った形態で示してある。
るタイムチャートである。なおこの場合は一括出力51に
応じてチップセレクト信号46〜49が全てアクティブとな
った形態で示してある。
先ず０番地の動作に注目すれば、JKF/Fの初期値設定の
ため、RAM425から０番地のデータを読出して、そのデー
タの「１」，「０」によりJKF/F21のプリセット又はク
リアーを行なう。次にJKF/F21のJ,K入力とクロック信号
34入力によるJKF/F21の書換えを行なう。Ｊ入力は論理
素子19でRAM012〜RAM315の出力42〜45のデータの一致検
出を行なった出力であり、全ての出力が「１」の時、Ｊ
入力が「１」となる。又、Ｋ入力は論理素子20で一致検
出を行なった出力であり、全てのデータが「０」の時、
Ｋ入力が「１」となる。第４図のタイムチャートの例で
は、０番地と64番地が夫々一致がとれてJKF/F21の出力
が夫々「１」と「０」となっている。そして１番地,2番
地,63番地は不一致となり、JKF/Fに設定された初期値の
ままとなっている。またJKF/F21の出力データ35は制御
回路18のライト信号31によってRAM425に書込み、RAM425
のデータ更新を行なう。即ち、RAM425には常にフィルタ
リング済の最新データが記憶されることになる。以上の
様にして入力データのフィルタリングを行なうことがで
きる。
ため、RAM425から０番地のデータを読出して、そのデー
タの「１」，「０」によりJKF/F21のプリセット又はク
リアーを行なう。次にJKF/F21のJ,K入力とクロック信号
34入力によるJKF/F21の書換えを行なう。Ｊ入力は論理
素子19でRAM012〜RAM315の出力42〜45のデータの一致検
出を行なった出力であり、全ての出力が「１」の時、Ｊ
入力が「１」となる。又、Ｋ入力は論理素子20で一致検
出を行なった出力であり、全てのデータが「０」の時、
Ｋ入力が「１」となる。第４図のタイムチャートの例で
は、０番地と64番地が夫々一致がとれてJKF/F21の出力
が夫々「１」と「０」となっている。そして１番地,2番
地,63番地は不一致となり、JKF/Fに設定された初期値の
ままとなっている。またJKF/F21の出力データ35は制御
回路18のライト信号31によってRAM425に書込み、RAM425
のデータ更新を行なう。即ち、RAM425には常にフィルタ
リング済の最新データが記憶されることになる。以上の
様にして入力データのフィルタリングを行なうことがで
きる。
上記実施例では１ビットRAMについて説明したが、これ
に限定されるものではなく、２ビット以上のRAMを使用
し、JKF/F等もビット数に対応して増設すれば、１回に
多数ビットのフィルタリングが行なえるため、更に効率
が良くなることは明らかである。
に限定されるものではなく、２ビット以上のRAMを使用
し、JKF/F等もビット数に対応して増設すれば、１回に
多数ビットのフィルタリングが行なえるため、更に効率
が良くなることは明らかである。
以上説明した如く、本発明によれば所定のサンプル周期
で入力信号をサンプリングして、このデータを複数のRA
Mに記憶することにより互に時間差のあるデータを作成
し、これを１個所で同時に比較して一致検出を行なうよ
うに構成したので、フィルタ個数を減少できて、回路基
板えの実装効率を高めることができると共に、ビット当
りの回路コストも低くすることの可能なディジタル入力
装置を提供できる。
で入力信号をサンプリングして、このデータを複数のRA
Mに記憶することにより互に時間差のあるデータを作成
し、これを１個所で同時に比較して一致検出を行なうよ
うに構成したので、フィルタ個数を減少できて、回路基
板えの実装効率を高めることができると共に、ビット当
りの回路コストも低くすることの可能なディジタル入力
装置を提供できる。
第１図は本発明によるディジタル入力装置の一実施例の
構成図、第２図は各信号状態がどのようになっているか
を示すタイムチャート、第３図はタイムチャートの詳細
図で1msの間を拡大して示した図、第４図はフィルタリ
ングのための一致，不一致を説明するタイムチャート、
第５図は従来のフィルタ構成を示す図である。 １…入力信号、２…フィルタ回路 ３…セレクタ、４…出力信号 11…マルチプレクサ、12〜15、25…RAM 16…デコーダ、17…アドレス発生回路 18…制御回路、19,20,22〜24…論論素子 21…JKフリップ・フロップ 26…アドレスバス、27…選択出力 28,29…コード信号、30,31…ライト信号 32,33…制御信号、34…クロック信号 46〜49…チップセレクト信号 50…1ms周期出力信号 51…一括出力。
構成図、第２図は各信号状態がどのようになっているか
を示すタイムチャート、第３図はタイムチャートの詳細
図で1msの間を拡大して示した図、第４図はフィルタリ
ングのための一致，不一致を説明するタイムチャート、
第５図は従来のフィルタ構成を示す図である。 １…入力信号、２…フィルタ回路 ３…セレクタ、４…出力信号 11…マルチプレクサ、12〜15、25…RAM 16…デコーダ、17…アドレス発生回路 18…制御回路、19,20,22〜24…論論素子 21…JKフリップ・フロップ 26…アドレスバス、27…選択出力 28,29…コード信号、30,31…ライト信号 32,33…制御信号、34…クロック信号 46〜49…チップセレクト信号 50…1ms周期出力信号 51…一括出力。
Claims (1)
- 【請求項１】複数のディジタル入力信号を所定のサンプ
リング周期で入力し、フィルタリングするディジタル入
力装置において、各入力信号について最初のサンプリン
グ時点から順次時間差のあるデータを得て、前記複数の
ディジタル信号を１回のサンプリング毎に前記複数のデ
ィジタル入力信号を一括記憶する複数の記憶回路と、前
記各記憶回路に時間差を有して記憶されているデータを
アドレス毎に一括して比較し、前記記憶回路からの信号
が同じときにその信号を出力する比較回路と、前記比較
結果を記憶する複数の安定状態を有する論理回路と、前
記論理回路に対して初期値を設定するためにフィルタリ
ング済の各データを記憶する記憶回路と、前記各回路の
タイミング制御を行なう制御回路とを備えたことを特徴
とするディジタル入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296625A JPH0777337B2 (ja) | 1985-12-27 | 1985-12-27 | デイジタル入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296625A JPH0777337B2 (ja) | 1985-12-27 | 1985-12-27 | デイジタル入力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62155605A JPS62155605A (ja) | 1987-07-10 |
| JPH0777337B2 true JPH0777337B2 (ja) | 1995-08-16 |
Family
ID=17835965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60296625A Expired - Lifetime JPH0777337B2 (ja) | 1985-12-27 | 1985-12-27 | デイジタル入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777337B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603747A (ja) * | 1983-06-22 | 1985-01-10 | Fujitsu Ltd | プログラム選択制御方式 |
| JPS6055477A (ja) * | 1983-09-07 | 1985-03-30 | Agency Of Ind Science & Technol | 一様重み線形フィルタ回路 |
| JPS61208114A (ja) * | 1985-03-12 | 1986-09-16 | Omron Tateisi Electronics Co | チヤタリング防止回路 |
-
1985
- 1985-12-27 JP JP60296625A patent/JPH0777337B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62155605A (ja) | 1987-07-10 |
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