JPS62155605A - デイジタル入力装置 - Google Patents
デイジタル入力装置Info
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- JPS62155605A JPS62155605A JP60296625A JP29662585A JPS62155605A JP S62155605 A JPS62155605 A JP S62155605A JP 60296625 A JP60296625 A JP 60296625A JP 29662585 A JP29662585 A JP 29662585A JP S62155605 A JPS62155605 A JP S62155605A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ディジタル入力装置、特に多数の入力信号を
処理するディジタル入力装置に関するものである。
処理するディジタル入力装置に関するものである。
第５図は従来のディジタル入力装置の構成図である。第
５図に示されるように複数の入力信号（ＩＮ１〜ＩＮｎ
）１毎にフィルタ回路（Ｆ’ＬＴ１〜Ｆ’ＬＴｎ）２を
設け、これら複数のフィルタ回路からの出力なセレクト
回路３でセレクトし、出力４を得るように構成されてい
た。
５図に示されるように複数の入力信号（ＩＮ１〜ＩＮｎ
）１毎にフィルタ回路（Ｆ’ＬＴ１〜Ｆ’ＬＴｎ）２を
設け、これら複数のフィルタ回路からの出力なセレクト
回路３でセレクトし、出力４を得るように構成されてい
た。
上記構成を有する従来装置では、各ディジタル入力信号
毎にフィルタ回路が必要となり、基板に回路を実装する
場合、入力信号数に比例してフィルタ回路が増加するた
め、基板の回路実装上の問題から基板当りの入力信号数
が制限されることとなり、基板のコストアップともなっ
ていた。
毎にフィルタ回路が必要となり、基板に回路を実装する
場合、入力信号数に比例してフィルタ回路が増加するた
め、基板の回路実装上の問題から基板当りの入力信号数
が制限されることとなり、基板のコストアップともなっ
ていた。
本発明は上記問題点を解決するためになされたものであ
り、入力信号数の増加によるフィルタ回路の増加を防止
したディジタル入力装置を提供することを目的としてい
る。
り、入力信号数の増加によるフィルタ回路の増加を防止
したディジタル入力装置を提供することを目的としてい
る。
本発明では、複数の入力信号をアドレスに応じて所定周
期でサンプリングし、これらの各サンプリングしたデー
タを時間間隔をおいて複数のＲＡＭに順次記憶して時間
差のあるデータをつくり、どの時間差のあるデータをア
ドレス毎に一括して比較することにより、一致、不一致
を検出してフィルタリングを行なうようにしたものであ
る。
期でサンプリングし、これらの各サンプリングしたデー
タを時間間隔をおいて複数のＲＡＭに順次記憶して時間
差のあるデータをつくり、どの時間差のあるデータをア
ドレス毎に一括して比較することにより、一致、不一致
を検出してフィルタリングを行なうようにしたものであ
る。
以下図面を参照して実施例を説明する。
第１図は本発明によるディジタル入力装置の一実施例の
構成図である。第１図では入力信号数が６４本、入力信
号サンプル周期１ｍｓ、フィルタリング時間４ｍｓの場
合について説明する。（ＩＮ１〜ｌＮ８４）１は入力（
ｉＹ ％、１１はマルチプレクサで前記入力信号の内７
＋・ら１つを、アドレスバス２６からのアドレス・１ｎ
報により選択し、選択出力２７に出力する。 ＲＡＭ６
１２〜ＲＡＭ３１５ ＊ ＲＡＭ２ｇはアドレスがＯ〜
６３番地の１ビットＲＡＭであり、この内ＲＡＭ６１２
〜ＲＡＭ３１５は前記入力信号（ＩＮ、〜ｌＮ６４）１
が選択されている間に、その内容をＯ〜６３番地に記憶
する。即ち、入力信号ＩＮ、 Ｋついては、先ず最初の
サンプリング時点においてＲＡＭｏのＯ番地へ、１ｍｓ
後の次のサンプリング時点においてＲＡＭＩのＯ番地へ
、更に次のサンプリング時点においてＲＡＭ、のＯ番地
へ、更に次のサンプリング時点においてＲＡＭｚのＯ番
地の如く、順次１ｍｓ毎の時間差のあるデータが記憶さ
れ、ＲＡＭ５への記憶が終了すると最初のＲＡＭ０に戻
る。その他の入力信号（ＩＮＩ〜ｌＮ６４）についても
全く同様である。要するに各ＲＡＭ・〜ＲＡＭ３につい
てみると、最初のサンプリング時点においては全入力信
号（ＩＮ、〜ｌＮ６４）がＲＡＭ０のＯ〜６３番地へ記
憶され、次の１ｍｓ後のサンプリング周期にはその時点
の全入力信号（ＩＮｌ〜ｌＮ５４ ）がＲＡＭＩの０〜
６３番地へのように、順次時間差をおいたデータが記憶
される。１６はデコーダ、１７はアドレス発生器、１８
は制御回路である。ここでデコーダ１６はアドレス発生
器１７からのコード信号２８と２９をデコードして、前
記各ＲＡＭ０〜ＭＡＭ３のチップセレクト信号４６〜４
９を出力する。又、デコーダ１６は制御回路１８からの
一括出力信号５１を受けてチップセレクト信号４６〜４
９の信号を同時に出力させる。要するにチップセレクト
信号４６〜４９によりて順次ＲＡＭを選択した後Ｋ、−
柄出力信号５１によって前記各ＲＡＭｏ−ＲＡＭ３を同
時に出力し、時間差をもって記憶されているデータを比
較するものである。１９．２０は論理素子であり、この
内輪環素子１９はＲＡＭ、 １２〜ＲＡＭ、 ｌ ５の
出力４２〜４５が全て「ｌ」の場合に出力がｒｌＪとな
り、又、論理素子２０はＲＡＭｏ １２〜ＲＡＭ、１５
の出力４２〜４５が全て「０」の場合に出力が「ｌ」と
なる。即ち、各ＲＡＭｏｌ ２〜ＲＡＭ、 １５の出力
が全て「ｌ」又は「０」で一致している場合を弁別して
出力するようにしている。２１はＪＫフリップ・フロッ
プ（以下ＪＫＦ／Ｆ ）で、プリセット入力ＰＲとリセ
ット人力ＣＬＲがあり、Ｊ＝ｒｌＪ。
構成図である。第１図では入力信号数が６４本、入力信
号サンプル周期１ｍｓ、フィルタリング時間４ｍｓの場
合について説明する。（ＩＮ１〜ｌＮ８４）１は入力（
ｉＹ ％、１１はマルチプレクサで前記入力信号の内７
＋・ら１つを、アドレスバス２６からのアドレス・１ｎ
報により選択し、選択出力２７に出力する。 ＲＡＭ６
１２〜ＲＡＭ３１５ ＊ ＲＡＭ２ｇはアドレスがＯ〜
６３番地の１ビットＲＡＭであり、この内ＲＡＭ６１２
〜ＲＡＭ３１５は前記入力信号（ＩＮ、〜ｌＮ６４）１
が選択されている間に、その内容をＯ〜６３番地に記憶
する。即ち、入力信号ＩＮ、 Ｋついては、先ず最初の
サンプリング時点においてＲＡＭｏのＯ番地へ、１ｍｓ
後の次のサンプリング時点においてＲＡＭＩのＯ番地へ
、更に次のサンプリング時点においてＲＡＭ、のＯ番地
へ、更に次のサンプリング時点においてＲＡＭｚのＯ番
地の如く、順次１ｍｓ毎の時間差のあるデータが記憶さ
れ、ＲＡＭ５への記憶が終了すると最初のＲＡＭ０に戻
る。その他の入力信号（ＩＮＩ〜ｌＮ６４）についても
全く同様である。要するに各ＲＡＭ・〜ＲＡＭ３につい
てみると、最初のサンプリング時点においては全入力信
号（ＩＮ、〜ｌＮ６４）がＲＡＭ０のＯ〜６３番地へ記
憶され、次の１ｍｓ後のサンプリング周期にはその時点
の全入力信号（ＩＮｌ〜ｌＮ５４ ）がＲＡＭＩの０〜
６３番地へのように、順次時間差をおいたデータが記憶
される。１６はデコーダ、１７はアドレス発生器、１８
は制御回路である。ここでデコーダ１６はアドレス発生
器１７からのコード信号２８と２９をデコードして、前
記各ＲＡＭ０〜ＭＡＭ３のチップセレクト信号４６〜４
９を出力する。又、デコーダ１６は制御回路１８からの
一括出力信号５１を受けてチップセレクト信号４６〜４
９の信号を同時に出力させる。要するにチップセレクト
信号４６〜４９によりて順次ＲＡＭを選択した後Ｋ、−
柄出力信号５１によって前記各ＲＡＭｏ−ＲＡＭ３を同
時に出力し、時間差をもって記憶されているデータを比
較するものである。１９．２０は論理素子であり、この
内輪環素子１９はＲＡＭ、 １２〜ＲＡＭ、 ｌ ５の
出力４２〜４５が全て「ｌ」の場合に出力がｒｌＪとな
り、又、論理素子２０はＲＡＭｏ １２〜ＲＡＭ、１５
の出力４２〜４５が全て「０」の場合に出力が「ｌ」と
なる。即ち、各ＲＡＭｏｌ ２〜ＲＡＭ、 １５の出力
が全て「ｌ」又は「０」で一致している場合を弁別して
出力するようにしている。２１はＪＫフリップ・フロッ
プ（以下ＪＫＦ／Ｆ ）で、プリセット入力ＰＲとリセ
ット人力ＣＬＲがあり、Ｊ＝ｒｌＪ。
Ｋ ＝ ｒＯＪにおいて制御回路１８からのクロック信
号３４があるとＱ ＝ ｒｌＪとなり、又、Ｊ＝ｒＯＪ
。
号３４があるとＱ ＝ ｒｌＪとなり、又、Ｊ＝ｒＯＪ
。
Ｋ ＝ ｒｌＪでクロック信号３４があるとＱ ＝ ｒ
ＯＪとなる。更にＪ ＝ ｒＯＪ 、 Ｋ＝ ｒＯＪで
クロック信号３４があるとＱは変化せず、プリセット入
力ＰＲ又はリセット入力ＣＬＲでセットした状態のまま
となっている。２３．２４は論理素子で制御回路１８か
らの制御信号３３が「ｌ」の時ＲＡＭ４２５の出力３６
が「１」ならば、論理素子２４の出力が「０」となり、
又、出力３６が「０」ならば、論理素子２３の出力が「
０」となる。ＲＡＭ４２５はフィルタリング済の（ＩＮ
！〜ｌＮ−４）のデータを記憶している。アドレス発生
器１７は制御回路１８からの１ｍｓ周期の信号５０によ
って起動され、アドレスのインクリメントを行なう。こ
のアドレスは１ｍｓ毎にθ〜６３番地までのインクリメ
ントを２回行なう。又、コード信号２８．２９は２ビツ
トでＯ〜３まで１ｍｓ毎にインクリメントを行なう。
ＯＪとなる。更にＪ ＝ ｒＯＪ 、 Ｋ＝ ｒＯＪで
クロック信号３４があるとＱは変化せず、プリセット入
力ＰＲ又はリセット入力ＣＬＲでセットした状態のまま
となっている。２３．２４は論理素子で制御回路１８か
らの制御信号３３が「ｌ」の時ＲＡＭ４２５の出力３６
が「１」ならば、論理素子２４の出力が「０」となり、
又、出力３６が「０」ならば、論理素子２３の出力が「
０」となる。ＲＡＭ４２５はフィルタリング済の（ＩＮ
！〜ｌＮ−４）のデータを記憶している。アドレス発生
器１７は制御回路１８からの１ｍｓ周期の信号５０によ
って起動され、アドレスのインクリメントを行なう。こ
のアドレスは１ｍｓ毎にθ〜６３番地までのインクリメ
ントを２回行なう。又、コード信号２８．２９は２ビツ
トでＯ〜３まで１ｍｓ毎にインクリメントを行なう。
第２図は各信号状態がどのようになっているかを示すタ
イムチャートである。
イムチャートである。
制御回路１８から１ｍｓ周期の信号出力５０がアドレス
発生器１７に出力されると、アドレス発生器１７はアド
レスのインクリメントをスタートさせる。したがってマ
ルチプレクサ１１の選択出力２７にアドレスのインクリ
メントに対応して、入力信号ＩＮ、〜ＩＮ６．のデータ
が出力される。なお、この場合、Ｉｍｓ内にアドレスが
２回インクリメントされ、その結果入力信号が２回出力
されるが、前半のみ使って後半は使用しない。この時ア
ドレス発生器１７からのコード信号２８．２９が図に示
されるｒＯＪ 、 ｒｌＪＯ形で出力され、前記コード
信号２８．２９の出力に応じてチップセレクト信号４６
〜４９が出力される。即ち、コード信号２８．２９に応
じてＲに４゜１２〜ＲＡＭ３１５が順次選択出力される
。
発生器１７に出力されると、アドレス発生器１７はアド
レスのインクリメントをスタートさせる。したがってマ
ルチプレクサ１１の選択出力２７にアドレスのインクリ
メントに対応して、入力信号ＩＮ、〜ＩＮ６．のデータ
が出力される。なお、この場合、Ｉｍｓ内にアドレスが
２回インクリメントされ、その結果入力信号が２回出力
されるが、前半のみ使って後半は使用しない。この時ア
ドレス発生器１７からのコード信号２８．２９が図に示
されるｒＯＪ 、 ｒｌＪＯ形で出力され、前記コード
信号２８．２９の出力に応じてチップセレクト信号４６
〜４９が出力される。即ち、コード信号２８．２９に応
じてＲに４゜１２〜ＲＡＭ３１５が順次選択出力される
。
第３図はタイムチャートの詳細図で１ｍｓの間を示す。
第２図及び第３図から明らかなように、最初の１ｍｓの
間（ｔｏ ＝ｔｚ）にチップセレクト信号４６がアクテ
ィブとなりＲｎ１．１２が選択される。
間（ｔｏ ＝ｔｚ）にチップセレクト信号４６がアクテ
ィブとなりＲｎ１．１２が選択される。
この場合制御回路１８からのライト信号３０の出力によ
り、各選択出力（ＩＮ、〜■Ｎ６４）がＲＡＭ、 １２
に書込まれる。なお第３図では時刻ｔｏからの説明をし
ているが、時刻ｔｏ以前においても既にサンプル周期１
ｍｓ毎にＲＡＭ０１２〜ＲＡＭ、 ｌ ５には入力信号
が順次記憶されてきている。したがってフィルタリング
時間４ｍｓ毎の一括出力５１も順次出力されてきている
。第３図のｔ１〜１２期間が一括出力信号５１による読
出しであり、この期間内にて既に順次記憶済の入力デー
タを読出して一致、不一致を検出する。云い換えると、
制御回路１８から一括出力信号５１が出力され、デコー
ダ１６のチップセレクト信号４６〜４９全てがアクティ
ブとなり、ＲＡＭｏ １２〜ＲＡＭ５１５が選択される
。なお第３図において、チップセレクト信号４６〜４９
としてはＲＡＭ０１２〜ＲＡＭ３１５が順次選択される
ことを説明する意味から、これが−柄出力信号５１に応
じて全てアクティブになる形状とはしていない。その後
アドレス発生器１７は新たにＯ〜６３＃ｒ地までインク
リメントをスタートする。
り、各選択出力（ＩＮ、〜■Ｎ６４）がＲＡＭ、 １２
に書込まれる。なお第３図では時刻ｔｏからの説明をし
ているが、時刻ｔｏ以前においても既にサンプル周期１
ｍｓ毎にＲＡＭ０１２〜ＲＡＭ、 ｌ ５には入力信号
が順次記憶されてきている。したがってフィルタリング
時間４ｍｓ毎の一括出力５１も順次出力されてきている
。第３図のｔ１〜１２期間が一括出力信号５１による読
出しであり、この期間内にて既に順次記憶済の入力デー
タを読出して一致、不一致を検出する。云い換えると、
制御回路１８から一括出力信号５１が出力され、デコー
ダ１６のチップセレクト信号４６〜４９全てがアクティ
ブとなり、ＲＡＭｏ １２〜ＲＡＭ５１５が選択される
。なお第３図において、チップセレクト信号４６〜４９
としてはＲＡＭ０１２〜ＲＡＭ３１５が順次選択される
ことを説明する意味から、これが−柄出力信号５１に応
じて全てアクティブになる形状とはしていない。その後
アドレス発生器１７は新たにＯ〜６３＃ｒ地までインク
リメントをスタートする。
第４図はフィルタリングのための一致、不一致を説明す
るタイムチャートである。なおこの場合は一括出力５１
に応じてチップセレクト信号４６〜４９が全てアクティ
ブとなった形態で示しである。
るタイムチャートである。なおこの場合は一括出力５１
に応じてチップセレクト信号４６〜４９が全てアクティ
ブとなった形態で示しである。
先ずＯ番地の動作に注目すれば、ＪＫ ｒ／ｒの初期値
設定のため、ＲＡＭ４２５からＯ番地のデータを読出し
て、そのデータのｒｌＪ 、 ｒＯＪによりＪＫＦ／Ｆ
２工のプリセット又はクリアーな行なう。次にＪＫ ｙ
／ｙ ２１のＪ、に入力とクロック信号３４人力による
Ｊ Ｋ Ｆ／Ｆ ２１の書換えを行なう。Ｊ入力は論理
素子１９でＲＡＭｏ １２〜ＲＡＭ３１５の出力４２〜
４５のデータの一致検出な行なった出力であり。
設定のため、ＲＡＭ４２５からＯ番地のデータを読出し
て、そのデータのｒｌＪ 、 ｒＯＪによりＪＫＦ／Ｆ
２工のプリセット又はクリアーな行なう。次にＪＫ ｙ
／ｙ ２１のＪ、に入力とクロック信号３４人力による
Ｊ Ｋ Ｆ／Ｆ ２１の書換えを行なう。Ｊ入力は論理
素子１９でＲＡＭｏ １２〜ＲＡＭ３１５の出力４２〜
４５のデータの一致検出な行なった出力であり。
全ての出力が「１」の時、Ｊ入力が「１」となる。又、
Ｋ入力は論理素子２０で一致検出を行なった出力であり
、全てのデータが「０」の時、Ｋ入力が「１」となる。
Ｋ入力は論理素子２０で一致検出を行なった出力であり
、全てのデータが「０」の時、Ｋ入力が「１」となる。
第４図のタイムチャートの例では、０番地と６４番地が
夫々一致がとれてＪＫＦ／Ｆ２１の出力が夫々「１」と
「Ｏ」となっている。そして１番地。
夫々一致がとれてＪＫＦ／Ｆ２１の出力が夫々「１」と
「Ｏ」となっている。そして１番地。
２番地、６３番地は不一致となり、Ｊ Ｋ Ｆ／Ｆに設
定された初期値のままとなっている。またＪＫＦ／Ｆ２
１の出力データ３５は制御回路１８のライト信号３１に
よってＲＡＭ、 ２５に書込み、ＲＡＭ４２５のデータ
更新を行なう。即ち、ＲＡＭ４２５には常にフィルタリ
ング済の最新データが記憶されることになる。
定された初期値のままとなっている。またＪＫＦ／Ｆ２
１の出力データ３５は制御回路１８のライト信号３１に
よってＲＡＭ、 ２５に書込み、ＲＡＭ４２５のデータ
更新を行なう。即ち、ＲＡＭ４２５には常にフィルタリ
ング済の最新データが記憶されることになる。
以上の様にして入力データのフィルタリングを行なうこ
とができる。
とができる。
上記実施例では１ビットＲＡＭについて説明したが、こ
れに限定されるものではなく、２ビット以上のＲＡＭを
使用し、ＪＫＦ／Ｆ等もビット数に対応して増設すれば
、１回に多数ピットのフィルタリングが行なえるため、
更に効率が良くなることは明らかである。
れに限定されるものではなく、２ビット以上のＲＡＭを
使用し、ＪＫＦ／Ｆ等もビット数に対応して増設すれば
、１回に多数ピットのフィルタリングが行なえるため、
更に効率が良くなることは明らかである。
以上説明した如く、本発明によれば所定のサンプル周期
で入力信号をサンプリングして、このデータを複数のＲ
ＡＭに記憶することにより互に時間差のあるデータな作
成し、これを１個所で同時に比較して一致検出を行なう
ように構成したので、フィルタ個数を減少できて、回路
基板えの笑装効率を高めることができると共に、ビット
当りの回路コストも低くすることの可能なディジタル入
力装置を提供できる。
で入力信号をサンプリングして、このデータを複数のＲ
ＡＭに記憶することにより互に時間差のあるデータな作
成し、これを１個所で同時に比較して一致検出を行なう
ように構成したので、フィルタ個数を減少できて、回路
基板えの笑装効率を高めることができると共に、ビット
当りの回路コストも低くすることの可能なディジタル入
力装置を提供できる。
第１図は本発明によるディジタル入力装置の−実施例の
構成図、第２図は各信号状態がどのようになっているか
を示すタイムチャート、第３図はタイムチャートの詳細
図で１ｍｓの間を拡大して示した図、第４図はフィルタ
リングのｔめの一致。 不一致を説明するタイムチャート、第５図は従来のフィ
ルタ構成を示す図である。 ｌ・・・入力信号 ２・・・フィルタ回路３・・
・セレクタ ４・・・出力信号１１・・・マルチ
プレクサ １２〜１５，２５・・・ＲＡＭ１６・・・デ
コーダ １７・・・アドレス発生回路１８・・・制
御回路 １９，２０．２２〜２４・・・論論素子２
１・・・ＪＫフリップ・フロップ ２６・・・アドレスバス ２７・・・選択出力２８．２
９・・・コード信号 ３０．３１・・・ライト信号３２
．３３・・・制御信号３４・・・クロック信号４６〜４
９・・・チップセレクト信号 ５０・・・１ｍｓ周期出力信号 ５１・・・−柄出力。 第１図
構成図、第２図は各信号状態がどのようになっているか
を示すタイムチャート、第３図はタイムチャートの詳細
図で１ｍｓの間を拡大して示した図、第４図はフィルタ
リングのｔめの一致。 不一致を説明するタイムチャート、第５図は従来のフィ
ルタ構成を示す図である。 ｌ・・・入力信号 ２・・・フィルタ回路３・・
・セレクタ ４・・・出力信号１１・・・マルチ
プレクサ １２〜１５，２５・・・ＲＡＭ１６・・・デ
コーダ １７・・・アドレス発生回路１８・・・制
御回路 １９，２０．２２〜２４・・・論論素子２
１・・・ＪＫフリップ・フロップ ２６・・・アドレスバス ２７・・・選択出力２８．２
９・・・コード信号 ３０．３１・・・ライト信号３２
．３３・・・制御信号３４・・・クロック信号４６〜４
９・・・チップセレクト信号 ５０・・・１ｍｓ周期出力信号 ５１・・・−柄出力。 第１図
Claims (1)
- 複数のディジタル入力信号をフィルタリングするディジ
タル入力装置において、複数のディジタル入力信号を所
定の周期で順次選択して出力する選択回路と、前記選択
出力された各ディジタル入力信号を時間差を有して記憶
する複数の記憶回路と、前記各記憶回路に記憶された内
容を読出して比較する比較回路と、前記比較回路の出力
を記憶する記憶回路と、前記各回路のタイミング制御を
行なう制御回路とを備え、複数のディジタル入力信号を
集中して処理することを特徴とするディジタル入力装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296625A JPH0777337B2 (ja) | 1985-12-27 | 1985-12-27 | デイジタル入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296625A JPH0777337B2 (ja) | 1985-12-27 | 1985-12-27 | デイジタル入力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62155605A true JPS62155605A (ja) | 1987-07-10 |
| JPH0777337B2 JPH0777337B2 (ja) | 1995-08-16 |
Family
ID=17835965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60296625A Expired - Lifetime JPH0777337B2 (ja) | 1985-12-27 | 1985-12-27 | デイジタル入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777337B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603747A (ja) * | 1983-06-22 | 1985-01-10 | Fujitsu Ltd | プログラム選択制御方式 |
| JPS6055477A (ja) * | 1983-09-07 | 1985-03-30 | Agency Of Ind Science & Technol | 一様重み線形フィルタ回路 |
| JPS61208114A (ja) * | 1985-03-12 | 1986-09-16 | Omron Tateisi Electronics Co | チヤタリング防止回路 |
-
1985
- 1985-12-27 JP JP60296625A patent/JPH0777337B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603747A (ja) * | 1983-06-22 | 1985-01-10 | Fujitsu Ltd | プログラム選択制御方式 |
| JPS6055477A (ja) * | 1983-09-07 | 1985-03-30 | Agency Of Ind Science & Technol | 一様重み線形フィルタ回路 |
| JPS61208114A (ja) * | 1985-03-12 | 1986-09-16 | Omron Tateisi Electronics Co | チヤタリング防止回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0777337B2 (ja) | 1995-08-16 |
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