JPH0777340B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0777340B2 JPH0777340B2 JP61243620A JP24362086A JPH0777340B2 JP H0777340 B2 JPH0777340 B2 JP H0777340B2 JP 61243620 A JP61243620 A JP 61243620A JP 24362086 A JP24362086 A JP 24362086A JP H0777340 B2 JPH0777340 B2 JP H0777340B2
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- JP
- Japan
- Prior art keywords
- circuit
- clock signal
- latch circuit
- clock
- phase
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に係り、特に、同期式
回路の構成に関するものである。
回路の構成に関するものである。
第８図は、従来の同期式回路のブロツク構成図の一例で
あり、以下、周期Ｔ、幅T/2のクロツクφ1およびφ1の
逆相クロツクφ2に同期して動作する同期式回路の場合
について説明する。同図において、（１）はクロツクφ
1が“H"のときデータを取り込むラツチ回路、（２）は
ラツチ回路（１）のデータを入力し、論理を決定する論
理回路、（３）はクロツクφ2が“H"のとき論理回路
（２）の出力データを取り込むラツチ回路、（５）はラ
ツチ回路（３）のデータを入力し、論理を決定する論理
回路、（７）はクロツクφ1が“H"のとき論理回路
（５）の出力データを取り込むラツチ回路であり、ラツ
チ回路と、論理回路が交互に配置される構成になつてい
る。
あり、以下、周期Ｔ、幅T/2のクロツクφ1およびφ1の
逆相クロツクφ2に同期して動作する同期式回路の場合
について説明する。同図において、（１）はクロツクφ
1が“H"のときデータを取り込むラツチ回路、（２）は
ラツチ回路（１）のデータを入力し、論理を決定する論
理回路、（３）はクロツクφ2が“H"のとき論理回路
（２）の出力データを取り込むラツチ回路、（５）はラ
ツチ回路（３）のデータを入力し、論理を決定する論理
回路、（７）はクロツクφ1が“H"のとき論理回路
（５）の出力データを取り込むラツチ回路であり、ラツ
チ回路と、論理回路が交互に配置される構成になつてい
る。
次に動作について第４図に示すタイミングチヤートを参
照にして説明する。第３図において、ラツチ回路（１）
に、第４図に示す入力データDIが入力され、クロツクφ
1が“H"になつた時点で入力データDIが取り込まれる。
ラツチ回路（１）の出力データD1は論理回路（２）に入
力され、論理回路（２）の構成で決まる固有の伝播遅延
時間td1を経過後、データD2が出力され、クロツクφ2が
“H"になつた時点でラツチ回路（３）に取り込まれる。
ただし、説明の簡単のため、第４図においてラツチ回路
の伝播遅延時間は無視している。同様にしてラツチ回路
（３）の出力は論理回路（５）に入力され論理回路
（５）の構成で決まる固有の伝播遅延時間td2の経過
後、データD5が出力されクロツクφ1が“H"のとき、ラ
ツチ回路（７）に取り込まれ、データDOが出力される。
照にして説明する。第３図において、ラツチ回路（１）
に、第４図に示す入力データDIが入力され、クロツクφ
1が“H"になつた時点で入力データDIが取り込まれる。
ラツチ回路（１）の出力データD1は論理回路（２）に入
力され、論理回路（２）の構成で決まる固有の伝播遅延
時間td1を経過後、データD2が出力され、クロツクφ2が
“H"になつた時点でラツチ回路（３）に取り込まれる。
ただし、説明の簡単のため、第４図においてラツチ回路
の伝播遅延時間は無視している。同様にしてラツチ回路
（３）の出力は論理回路（５）に入力され論理回路
（５）の構成で決まる固有の伝播遅延時間td2の経過
後、データD5が出力されクロツクφ1が“H"のとき、ラ
ツチ回路（７）に取り込まれ、データDOが出力される。
ここで、各論理回路の出力は、次段ラツチ回路に与えら
れているクロツクが“H"の間に切り換わればよく、すな
わち、論理回路の伝播遅延時間はクロツク周期よりも小
さければよい。
れているクロツクが“H"の間に切り換わればよく、すな
わち、論理回路の伝播遅延時間はクロツク周期よりも小
さければよい。
ただし、伝播遅延時間td1，td2がともに、クロツク周期
の２分の１よりも大きく、かつ、td1とtd2の和がクロツ
ク周期の２分の３よりも大きい場合、第５図のタイミン
グチヤートに示すように、クロツクφ1が“H"の時、す
なわち、ラツチ回路（７）がデータ取り込み状態の時
に、論理回路（５）の出力データD5が切り換わらないた
め、誤動作を起こす。
の２分の１よりも大きく、かつ、td1とtd2の和がクロツ
ク周期の２分の３よりも大きい場合、第５図のタイミン
グチヤートに示すように、クロツクφ1が“H"の時、す
なわち、ラツチ回路（７）がデータ取り込み状態の時
に、論理回路（５）の出力データD5が切り換わらないた
め、誤動作を起こす。
また、td1とtd2の和が、クロツク周期の２分の３に近い
場合も、例えば、温度の増加による伝播遅延時間の増大
等、条件によつては、誤動作を起こす恐れがある。
場合も、例えば、温度の増加による伝播遅延時間の増大
等、条件によつては、誤動作を起こす恐れがある。
したがつて、同期式回路の動作を確実にするためには、
すべての論理回路の伝播遅延時間をクロツク周期の２分
の１以下にする必要がある。
すべての論理回路の伝播遅延時間をクロツク周期の２分
の１以下にする必要がある。
従来の同期式回路は以上のように構成されていたので同
期式回路がｎ相クロツクに同期しているとき、論理回路
の伝播遅延時間がクロツク周期のｎ分の１以上である
と、誤動作を起こす場合があるなどと問題点があつた。
期式回路がｎ相クロツクに同期しているとき、論理回路
の伝播遅延時間がクロツク周期のｎ分の１以上である
と、誤動作を起こす場合があるなどと問題点があつた。
この発明は上記のような問題点を解消するためになされ
たもので、周期Ｔのｎ相クロツクに同期した同期式回路
においてT/n以上の伝播遅延時間の論理回路を有する場
合においても誤動作しない同期式回路を得ることを目的
とする。
たもので、周期Ｔのｎ相クロツクに同期した同期式回路
においてT/n以上の伝播遅延時間の論理回路を有する場
合においても誤動作しない同期式回路を得ることを目的
とする。
この発明に係る同期式回路は、ｎ相クロツクの周期Ｔに
対して、T/n以上の伝播遅延時間の論理回路が、ラツチ
回路を介して存在する場合、論理回路の出力側のラツチ
回路（第２のラツチ回路）の次段にさらにラツチ回路
（第３のラツチ回路）を挿入するとともに、論理回路の
入力側のラツチ回路（第１のラツチ回路）と前述第2,第
３のラツチ回路がｎ相クロツク信号の第１ないし第３の
クロツク信号にそれぞれ同期して動作する構成にし、し
かも第1,第２のクロツク信号と第2,第３のクロツク信号
が異なる位相で第1,第３のクロツク信号が異なる位相ま
たは同相であるよう構成したものである。
対して、T/n以上の伝播遅延時間の論理回路が、ラツチ
回路を介して存在する場合、論理回路の出力側のラツチ
回路（第２のラツチ回路）の次段にさらにラツチ回路
（第３のラツチ回路）を挿入するとともに、論理回路の
入力側のラツチ回路（第１のラツチ回路）と前述第2,第
３のラツチ回路がｎ相クロツク信号の第１ないし第３の
クロツク信号にそれぞれ同期して動作する構成にし、し
かも第1,第２のクロツク信号と第2,第３のクロツク信号
が異なる位相で第1,第３のクロツク信号が異なる位相ま
たは同相であるよう構成したものである。
この発明においては、クロツク周期のｎ分の１以上の伝
播遅延時間をもつ論理回路の出力を受けるラツチ回路
（第２のラツチ回路）の次段にラツチ回路（第３のラツ
チ回路）を設置し、第３のクロツク信号に同期して前段
ラツチ回路（第２のラツチ回路）のデータを取り込むよ
うにしたので、後段側に設けられる回路に対して、第３
のラツチ回路がない場合と比べてクロツク信号の順序が
１つずれることになり、誤動作を起こすことなく論理が
遂行される。
播遅延時間をもつ論理回路の出力を受けるラツチ回路
（第２のラツチ回路）の次段にラツチ回路（第３のラツ
チ回路）を設置し、第３のクロツク信号に同期して前段
ラツチ回路（第２のラツチ回路）のデータを取り込むよ
うにしたので、後段側に設けられる回路に対して、第３
のラツチ回路がない場合と比べてクロツク信号の順序が
１つずれることになり、誤動作を起こすことなく論理が
遂行される。
以下、この発明の一実施例を図について説明する。第１
図は、本発明の一実施例による同期式回路のブロツク構
成を示し、本同期式回路は、周期Ｔ、幅T/2のクロツク
φ1とφ1の逆相クロツクφ2により動作する場合を示す
ものである。
図は、本発明の一実施例による同期式回路のブロツク構
成を示し、本同期式回路は、周期Ｔ、幅T/2のクロツク
φ1とφ1の逆相クロツクφ2により動作する場合を示す
ものである。
第１図において、（１）は入力データをクロツクφ1が
“H"の時データを取り込むラツチ回路、（２）はラツチ
回路（１）が取り込んだデータを入力とし、クロツク周
期Ｔの1/2以上の伝播遅延時間をもつ論理回路、（３）
はクロツクφ2が“H"のとき論理回路（２）の出力デー
タを取り込むラツチ回路であり、（４）はクロツクφ1
が“H"のときラツチ回路（３）の出力データを取り込む
ラツチ回路、（５）はクロツク周期Ｔの1/2以上の伝播
遅延時間をもつ論理回路、（６）はクロツクφ2が“H"
のとき論理回路（５）の出力データを取り込むラツチ回
路である。
“H"の時データを取り込むラツチ回路、（２）はラツチ
回路（１）が取り込んだデータを入力とし、クロツク周
期Ｔの1/2以上の伝播遅延時間をもつ論理回路、（３）
はクロツクφ2が“H"のとき論理回路（２）の出力デー
タを取り込むラツチ回路であり、（４）はクロツクφ1
が“H"のときラツチ回路（３）の出力データを取り込む
ラツチ回路、（５）はクロツク周期Ｔの1/2以上の伝播
遅延時間をもつ論理回路、（６）はクロツクφ2が“H"
のとき論理回路（５）の出力データを取り込むラツチ回
路である。
次に、上記実施例の動作について第２図に示すタイミン
グチヤートを参照して説明する。第１図において、ラツ
チ回路（１）は、第２図に示す入力データDIをクロツク
φ1が“H"になつた時点で取り込み、データD1が論理回
路（２）に入力される。ただし、簡単のためラツチ回路
の伝播遅延時間は無視する。論理回路（２）は、データ
D1が入力されて、伝播遅延時間td1経過後、データD2を
出力し、このデータD2をラツチ回路（３）が取り込む。
このとき論理回路（２）の伝播遅延時間td1はクロツク
周期Ｔの1/2よりも大きいため、論理回路（２）の出力
は、クロツクφ2が“H"に立ち上がつた時点から時間（t
d−T/2）だけ遅延して、ラツチ回路（３）の出力D3に伝
播される。ラツチ回路（３）の出力D3はクロツクφ1が
“H"に立ち上がつた時、ラツチ回路（４）に取り込まれ
データD4が論理回路（５）に入力され、論理回路（５）
の出力がラツチ回路（６）に取り込まれる。
グチヤートを参照して説明する。第１図において、ラツ
チ回路（１）は、第２図に示す入力データDIをクロツク
φ1が“H"になつた時点で取り込み、データD1が論理回
路（２）に入力される。ただし、簡単のためラツチ回路
の伝播遅延時間は無視する。論理回路（２）は、データ
D1が入力されて、伝播遅延時間td1経過後、データD2を
出力し、このデータD2をラツチ回路（３）が取り込む。
このとき論理回路（２）の伝播遅延時間td1はクロツク
周期Ｔの1/2よりも大きいため、論理回路（２）の出力
は、クロツクφ2が“H"に立ち上がつた時点から時間（t
d−T/2）だけ遅延して、ラツチ回路（３）の出力D3に伝
播される。ラツチ回路（３）の出力D3はクロツクφ1が
“H"に立ち上がつた時、ラツチ回路（４）に取り込まれ
データD4が論理回路（５）に入力され、論理回路（５）
の出力がラツチ回路（６）に取り込まれる。
なお、上記実施例では、２相クロツクφ1，φ2に同期し
て動作する同期式回路を示したが、２相以上の多相クロ
ツクを用いた場合においても同様の効果を奏する。
て動作する同期式回路を示したが、２相以上の多相クロ
ツクを用いた場合においても同様の効果を奏する。
以上のように、この発明によれば同期式回路を伝播遅延
時間の大きい論理回路の出力を受けるラツチ回路の次段
にラツチ回路を配置する構成にしたので、ｎ相クロツク
に同期して動作する同期回路の場合、伝播遅延時間がク
ロツク周期Ｔの2/nまでの論理回路を用いて、同期式回
路を構成することができる。
時間の大きい論理回路の出力を受けるラツチ回路の次段
にラツチ回路を配置する構成にしたので、ｎ相クロツク
に同期して動作する同期回路の場合、伝播遅延時間がク
ロツク周期Ｔの2/nまでの論理回路を用いて、同期式回
路を構成することができる。
第１図はこの発明の一実施例による同期式回路のブロッ
ク構成図、第２図は上記実施例同期式回路の動作を説明
するためのタイミングチヤート、第３図は従来の同期式
回路のブロック構成図、第４図は従来の同期式回路の動
作を説明するためのタイミングチヤート、第５図は従来
の同期式回路の問題点を説明するためのタイミングチヤ
ートである。 （１）はラツチ回路、（２）は論理回路、（３）はラツ
チ回路、（４）はラツチ回路、（５）は論理回路、
（６）はラツチ回路である。 なお、図中、同一符号は同一又は相当部分を示す。
ク構成図、第２図は上記実施例同期式回路の動作を説明
するためのタイミングチヤート、第３図は従来の同期式
回路のブロック構成図、第４図は従来の同期式回路の動
作を説明するためのタイミングチヤート、第５図は従来
の同期式回路の問題点を説明するためのタイミングチヤ
ートである。 （１）はラツチ回路、（２）は論理回路、（３）はラツ
チ回路、（４）はラツチ回路、（５）は論理回路、
（６）はラツチ回路である。 なお、図中、同一符号は同一又は相当部分を示す。
Claims (3)
- 【請求項１】第１ないし第３のクロツク信号を有するｎ
相クロツク信号に同期した同期式回路において、第１の
クロツク信号に同期してデータを取り込む第１のラツチ
回路と、前述第１のラツチ回路に保持されたデータを入
力とし論理動作を行なう伝播遅延時間がクロツク周期の
ｎ分の１以上である第１の論理回路と、前述第１の論理
回路の出力データを前述第１のクロツク信号と異なる位
相の第２のクロツク信号に同期して取り込む第２のラツ
チ回路と、前述第２のラツチ回路に保持されたデータを
前述第２のクロツク信号と異なる位相で前述第１のクロ
ツク信号と異なる位相または同相の第３のクロツク信号
に同期して取り込む第３のラツチ回路とを備えた半導体
集積回路装置。 - 【請求項２】ｎ相クロツク信号は２相クロツク信号であ
り、ｎ相クロツク信号の第２のクロツク信号は第１のク
ロツク信号の逆相のクロツク信号であり、ｎ相クロツク
信号の第３のクロツク信号は第１のクロツク信号と同相
のクロツク信号であることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置。 - 【請求項３】第３のラツチ回路の出力は伝播遅延時間が
クロツク周期のｎ分の１以上である第２の論理回路に接
続されていることを特徴とする特許請求の範囲第１項又
は第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61243620A JPH0777340B2 (ja) | 1986-10-13 | 1986-10-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61243620A JPH0777340B2 (ja) | 1986-10-13 | 1986-10-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6397009A JPS6397009A (ja) | 1988-04-27 |
| JPH0777340B2 true JPH0777340B2 (ja) | 1995-08-16 |
Family
ID=17106529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61243620A Expired - Fee Related JPH0777340B2 (ja) | 1986-10-13 | 1986-10-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777340B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5883394A (ja) * | 1981-11-09 | 1983-05-19 | Hitachi Ltd | 半導体集積回路の信号伝送方式 |
-
1986
- 1986-10-13 JP JP61243620A patent/JPH0777340B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6397009A (ja) | 1988-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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