JPH06244282A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06244282A JPH06244282A JP5024621A JP2462193A JPH06244282A JP H06244282 A JPH06244282 A JP H06244282A JP 5024621 A JP5024621 A JP 5024621A JP 2462193 A JP2462193 A JP 2462193A JP H06244282 A JPH06244282 A JP H06244282A
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- JP
- Japan
- Prior art keywords
- clock
- wiring
- wiring structure
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】大規模化および高集積化されたクロック同期回
路を有する半導体集積回路装置において、極めて小さな
クロックスキューを実現する。 【構成】クロック信号を出力するクロックドライバー２
と、複数の格子状配線構造１を等配線長になるように接
続し、子バッファ７、フリップフロップ６等からなる下
位クロックツリー構造を格子状配線構造に接続する。こ
れにより、格子状配線構造内のクロックスキューと同時
に格子状配線構造間のクロックスキューも抑制でき、大
きな領域内でのクロックスキューを小さくする事ができ
る。
路を有する半導体集積回路装置において、極めて小さな
クロックスキューを実現する。 【構成】クロック信号を出力するクロックドライバー２
と、複数の格子状配線構造１を等配線長になるように接
続し、子バッファ７、フリップフロップ６等からなる下
位クロックツリー構造を格子状配線構造に接続する。こ
れにより、格子状配線構造内のクロックスキューと同時
に格子状配線構造間のクロックスキューも抑制でき、大
きな領域内でのクロックスキューを小さくする事ができ
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にクロック信号の伝達時間差を減少せしめるクロ
ック信号配線構造を有する半導体集積回路装置に関す
る。
し、特にクロック信号の伝達時間差を減少せしめるクロ
ック信号配線構造を有する半導体集積回路装置に関す
る。
【０００２】
【従来の技術】従来の半導体集積回路装置の平面模式図
を示す図６を参照すると、従来の半導体集積回路装置
は、クロック信号配線を格子状に敷設した格子状配線構
造４１と、そのクロック信号４４を供給するクロックド
ライバー４２と、格子状配線構造４１に接続されたフリ
ップフロップ４６等を有する（例えば特開昭６３−１０
７３１６号公報）。
を示す図６を参照すると、従来の半導体集積回路装置
は、クロック信号配線を格子状に敷設した格子状配線構
造４１と、そのクロック信号４４を供給するクロックド
ライバー４２と、格子状配線構造４１に接続されたフリ
ップフロップ４６等を有する（例えば特開昭６３−１０
７３１６号公報）。
【０００３】一般に、同期式回路を含んだ半導体集積回
路装置では、外部または内部クロック信号発生回路から
供給されるクロック信号を比較的大きな負荷駆動能力を
持つクロックドライバーによって電流増幅し、クロック
信号配線を通してフリップフロップ等に供給している。
図６に示したクロック信号配線構造では、配線構造を格
子状配線構造４１にする事によってクロックドライバー
４２から複数のフリップフロップ４６までの抵抗を減少
させ、クロックスキューを減少させている。なぜなら、
格子状配線構造４１中の任意２点間の格子点４７および
４８の抵抗は、２点間の格子点４７および４８を結ぶ多
数の経路の抵抗並列合成抵抗となるからである。
路装置では、外部または内部クロック信号発生回路から
供給されるクロック信号を比較的大きな負荷駆動能力を
持つクロックドライバーによって電流増幅し、クロック
信号配線を通してフリップフロップ等に供給している。
図６に示したクロック信号配線構造では、配線構造を格
子状配線構造４１にする事によってクロックドライバー
４２から複数のフリップフロップ４６までの抵抗を減少
させ、クロックスキューを減少させている。なぜなら、
格子状配線構造４１中の任意２点間の格子点４７および
４８の抵抗は、２点間の格子点４７および４８を結ぶ多
数の経路の抵抗並列合成抵抗となるからである。
【０００４】この時、クロック信号配線が有する配線抵
抗、容量によって信号伝達時間が生じるが、クロックド
ライバーから各フリップフロップまでの配線長が異なる
と、それぞれ固有の信号伝達時間を持つ事になるのでク
ロック信号伝達遅延差（以下クロックスキューと呼ぶ）
が生じる。半導体集積回路装置のクロック周波数を上げ
た時、このクロックスキューによってタイミングエラー
による誤動作を引き起こすため、クロックスキューはで
きるだけ小さいことが望ましい。
抗、容量によって信号伝達時間が生じるが、クロックド
ライバーから各フリップフロップまでの配線長が異なる
と、それぞれ固有の信号伝達時間を持つ事になるのでク
ロック信号伝達遅延差（以下クロックスキューと呼ぶ）
が生じる。半導体集積回路装置のクロック周波数を上げ
た時、このクロックスキューによってタイミングエラー
による誤動作を引き起こすため、クロックスキューはで
きるだけ小さいことが望ましい。
【０００５】
【発明が解決しようとする課題】この従来の半導体集積
回路装置に用いられるクロック信号配線構造では、半導
体チップ内すべてのフリップフロップが単一の格子状配
線構造で接続されるため、チップサイズの増大を招き、
クロック信号の配線長が増大するという問題点があっ
た。一方、近年半導体集積回路装置のクロック周波数は
上昇の一途をたどっており、従来のクロック信号配線構
造ではクロックスキューによるタイミングエラーによる
誤動作が発生する問題点もあった。
回路装置に用いられるクロック信号配線構造では、半導
体チップ内すべてのフリップフロップが単一の格子状配
線構造で接続されるため、チップサイズの増大を招き、
クロック信号の配線長が増大するという問題点があっ
た。一方、近年半導体集積回路装置のクロック周波数は
上昇の一途をたどっており、従来のクロック信号配線構
造ではクロックスキューによるタイミングエラーによる
誤動作が発生する問題点もあった。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
装置は、クロック信号を出力するクロックドライバー
と、複数の格子状配線構造と、前記クロックドライバー
の出力端子と前記格子状配線構造とを等配線長で接続す
る第１の配線構造と、フリップフロップ等のクロック同
期回路ゲートと、前記格子状配線構造と前記フリップフ
ロップ等同期回路ゲートとを接続する第２の配線構造と
を備えている。
装置は、クロック信号を出力するクロックドライバー
と、複数の格子状配線構造と、前記クロックドライバー
の出力端子と前記格子状配線構造とを等配線長で接続す
る第１の配線構造と、フリップフロップ等のクロック同
期回路ゲートと、前記格子状配線構造と前記フリップフ
ロップ等同期回路ゲートとを接続する第２の配線構造と
を備えている。
【０００７】また、前記第１および第２の配線構造に挿
入されるバッファ回路を有することもできる。
入されるバッファ回路を有することもできる。
【０００８】さらに、前記第１の配線構造がＨ型格子配
線構造を有する構成とすることもできる。
線構造を有する構成とすることもできる。
【０００９】さらにまた、前記第１の配線構造が第２の
格子状配線構造を有する構成とすることもできる。
格子状配線構造を有する構成とすることもできる。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１１】本発明の第１の実施例の半導体集積回路装
置のクロック信号配線構造の平面模式図である図１を参
照すると、この半導体集積回路装置は、クロック信号配
線としてチップ状に複数個配置される格子状配線構造１
を有している。格子状配線１は、例えばＸ方向の配線を
第２層目の配線層を使用し、Ｙ方向の配線を第３層目の
配線層を使用する。各格子点ではスルーホールによって
第２層目の配線と第３層目の配線が接続される。また、
出力端子１０を枝状配線構造３によって各格子状配線構
造１の中央部１２と接続するクロックドライバー２を有
する。
置のクロック信号配線構造の平面模式図である図１を参
照すると、この半導体集積回路装置は、クロック信号配
線としてチップ状に複数個配置される格子状配線構造１
を有している。格子状配線１は、例えばＸ方向の配線を
第２層目の配線層を使用し、Ｙ方向の配線を第３層目の
配線層を使用する。各格子点ではスルーホールによって
第２層目の配線と第３層目の配線が接続される。また、
出力端子１０を枝状配線構造３によって各格子状配線構
造１の中央部１２と接続するクロックドライバー２を有
する。
【００１２】本発明の第１の実施例の半導体集積回路装
置の回路模式図を示す図２を併せて参照すると、この半
導体集積回路装置は、クロック信号で制御されるフリッ
プフロップ６を有し、必要に応じて子バッファ７を介し
て格子状配線構造１に接続されている。ここで、格子状
配線構造１の一つがＸおよびＹ方向のそれぞれに１８
行、１８列の３００μｍピッチの配線幅１．０μｍ、配
線厚０．７μｍの金配線で構成されているとする。
置の回路模式図を示す図２を併せて参照すると、この半
導体集積回路装置は、クロック信号で制御されるフリッ
プフロップ６を有し、必要に応じて子バッファ７を介し
て格子状配線構造１に接続されている。ここで、格子状
配線構造１の一つがＸおよびＹ方向のそれぞれに１８
行、１８列の３００μｍピッチの配線幅１．０μｍ、配
線厚０．７μｍの金配線で構成されているとする。
【００１３】この構造の電気的等価回路を図３に示す。
【００１４】本等価回路の中央部１２を立ち上がり５０
０ｐｓｅｃのＥＣＬクロック波形で駆動する場合をシミ
ュレーションすると、格子状配線構造１の最内周上の点
４と端部５の間で５５ｐｓｅｃのスキューが生じる。フ
リップフロップ６のクロック信号入力端子Ｃ１は、直接
または子バッファ７を介して格子上配線構造１の任意の
近傍点に接続されるので、格子上配線構造１とフリップ
フロップ６または子バッファ７を接続する配線は短い。
チップ中のフリップフロップ数が多い時は、ＣＡＤ（Ｃ
ｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）の手法に
よって、各子バッファ７に、均等数のフリップフロップ
６を接続させる事により、配線に付く浮遊容量Ｃの容量
値をバランスさせ、格子上配線構造１よりフリップフロ
ップ６側に近い下位クロックツリー構造１３のクロック
スキューを減少させる。この、下位クロックツリー構造
１３のクロックスキューを１０ｐｓｅｃとすると、一辺
５．４ｍｍの正方形エリア内のスキューをほぼ５５ｐｓ
ｅｃに抑える事ができる。また、単体の格子状配線構造
１の容量値は１３．２ｐＦと、格子状配線構造１に接続
される子バッファ７およびフリップフロップ６の入力端
子Ｃ１の浮遊容量の容量値、例えば１５ｆＦに比べて十
分大きいから、チップ内でフリップフロップ６の配置分
布がばらついても各格子状配線構造１とそれに接続され
る下位のクロック信号配線の総容量はすべて同等とみな
す事ができる。しかも枝状配線構造３は、クロックドラ
イバー２の出力端子１０から各格子状配線構造１との接
続点までの距離および配線抵抗がすべて等しいから、各
格子状配線構造１を駆動する枝状配線構造３の各未端間
クロックスキューも極めて小さい。以上より、本発明の
構造を用いる事で、チップ中の全フリップフロップ６の
入力端子間のクロックスキューを６５ｐｓｅｃに抑える
事ができる。
０ｐｓｅｃのＥＣＬクロック波形で駆動する場合をシミ
ュレーションすると、格子状配線構造１の最内周上の点
４と端部５の間で５５ｐｓｅｃのスキューが生じる。フ
リップフロップ６のクロック信号入力端子Ｃ１は、直接
または子バッファ７を介して格子上配線構造１の任意の
近傍点に接続されるので、格子上配線構造１とフリップ
フロップ６または子バッファ７を接続する配線は短い。
チップ中のフリップフロップ数が多い時は、ＣＡＤ（Ｃ
ｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）の手法に
よって、各子バッファ７に、均等数のフリップフロップ
６を接続させる事により、配線に付く浮遊容量Ｃの容量
値をバランスさせ、格子上配線構造１よりフリップフロ
ップ６側に近い下位クロックツリー構造１３のクロック
スキューを減少させる。この、下位クロックツリー構造
１３のクロックスキューを１０ｐｓｅｃとすると、一辺
５．４ｍｍの正方形エリア内のスキューをほぼ５５ｐｓ
ｅｃに抑える事ができる。また、単体の格子状配線構造
１の容量値は１３．２ｐＦと、格子状配線構造１に接続
される子バッファ７およびフリップフロップ６の入力端
子Ｃ１の浮遊容量の容量値、例えば１５ｆＦに比べて十
分大きいから、チップ内でフリップフロップ６の配置分
布がばらついても各格子状配線構造１とそれに接続され
る下位のクロック信号配線の総容量はすべて同等とみな
す事ができる。しかも枝状配線構造３は、クロックドラ
イバー２の出力端子１０から各格子状配線構造１との接
続点までの距離および配線抵抗がすべて等しいから、各
格子状配線構造１を駆動する枝状配線構造３の各未端間
クロックスキューも極めて小さい。以上より、本発明の
構造を用いる事で、チップ中の全フリップフロップ６の
入力端子間のクロックスキューを６５ｐｓｅｃに抑える
事ができる。
【００１５】次に、本発明の第２の実施例の半導体集積
回路装置の平面模式図である図４を参照すると、本実施
例は各格子状配線構造１をクロックドライバー２に接続
する枝状配線構造中に中間バッファ８を接続する構成で
ある以外は実施例１と同じ構成要素を有し、同一構成要
素には同一参照符号が付してある。
回路装置の平面模式図である図４を参照すると、本実施
例は各格子状配線構造１をクロックドライバー２に接続
する枝状配線構造中に中間バッファ８を接続する構成で
ある以外は実施例１と同じ構成要素を有し、同一構成要
素には同一参照符号が付してある。
【００１６】これにより、各格子状配線構造１はそれぞ
れ接続された中間バッファ８により駆動されるので、ク
ロックドライバー２は中間バッファ８を駆動すれば良い
事になる。本実施例では、クロックドライバー２が駆動
しなければならない負荷容量が軽減されるので、クロッ
クドライバー２を小さく設計でき、クロックドライバー
２の消費電流も小さいからクロックドライバー２が発生
するノイズも小さく、電源等の補強が必要ない。また振
幅をより大きくとるＣＭＯＳ回路に適用しやすいという
利点がある。
れ接続された中間バッファ８により駆動されるので、ク
ロックドライバー２は中間バッファ８を駆動すれば良い
事になる。本実施例では、クロックドライバー２が駆動
しなければならない負荷容量が軽減されるので、クロッ
クドライバー２を小さく設計でき、クロックドライバー
２の消費電流も小さいからクロックドライバー２が発生
するノイズも小さく、電源等の補強が必要ない。また振
幅をより大きくとるＣＭＯＳ回路に適用しやすいという
利点がある。
【００１７】次に、本発明の第３の実施例を図５を参照
して説明する。
して説明する。
【００１８】本実施例は各格子状配線構造１とクロック
ドライバー２を接続する格子状の上位配線構造９を有す
る。
ドライバー２を接続する格子状の上位配線構造９を有す
る。
【００１９】したがって、クロックドライバー２と各格
子状配線構造１間の配線抵抗を等しくすると同時に配線
抵抗の絶対値を減少せしめ、製造工程のばらつきによる
配線抵抗のばらつきに対し強化されるという利点があ
る。本実施例の効果は第２の実施例の様に中間バッファ
を挿入した配線構造に対しても有効である事は言うまで
もない。
子状配線構造１間の配線抵抗を等しくすると同時に配線
抵抗の絶対値を減少せしめ、製造工程のばらつきによる
配線抵抗のばらつきに対し強化されるという利点があ
る。本実施例の効果は第２の実施例の様に中間バッファ
を挿入した配線構造に対しても有効である事は言うまで
もない。
【００２０】
【発明の効果】以上説明したように本発明は、格子上配
線構造をチップ上に複数配置し、それら格子上配線構造
を等配線長配線によってクロックドライバーと接続した
ので、高集積化された半導体集積回路においても容易に
１００ｐｓｅｃ以下の極めて小さなクロックスキューを
実現できるという効果を有する。
線構造をチップ上に複数配置し、それら格子上配線構造
を等配線長配線によってクロックドライバーと接続した
ので、高集積化された半導体集積回路においても容易に
１００ｐｓｅｃ以下の極めて小さなクロックスキューを
実現できるという効果を有する。
【図１】本発明の第１の実施例の半導体集積回路装置の
平面模式図を示す図である。
平面模式図を示す図である。
【図２】図１に示す本発明の第１の実施例の回路模式図
を示す図である。
を示す図である。
【図３】図１に示す実施例の格子状配線構造の電気的等
価回路図を示す図である。
価回路図を示す図である。
【図４】本発明の第２の実施例の半導体集積回路装置の
平面模式図を示す図である。
平面模式図を示す図である。
【図５】本発明の第３の実施例の半導体集積回路装置の
平面模式図を示す図である。
平面模式図を示す図である。
【図６】従来技術の半導体集積回路装置の平面模式図で
ある。
ある。
１，４１ 格子状配線構造 ２，４２ クロックドライバー ３ 等長枝状配線構造 ４ 格子状配線構造最内周上の点 ５ 格子状配線構造端部 ６，４６ フリップフロップ ７ 子バッファ ８ 中間バッファ ９ 上位配線構造 １０ クロックドライバの出力端子 １１ クロックドライバの入力端子 １２ 格子状配線構造の中央点 １３ 下位クロックツリー構造 ４７，４８ 格子点 Ｃ１ フリッププロップのクロック端子 Ｃ 浮遊容量 Ｒ 浮遊抵抗
Claims (4)
- 【請求項１】 クロック信号を出力するクロックドライ
バーと、複数の格子状配線構造と、前記クロックドライ
バーの出力端子と前記格子状配線構造とを等配線長で接
続する第１の配線構造と、フリップフロップ等のクロッ
ク同期回路ゲートと、前記格子状配線構造と前記フリッ
プフロップ等同期回路ゲートとを接続する第２の配線構
造とを備える事を特徴とする半導体集積回路装置。 - 【請求項２】 前記第１および第２の配線構造に挿入さ
れるバッファ回路を有することを特徴とする請求項１記
載の半導体集積回路装置。 - 【請求項３】 前記第１の配線構造がＨ型格子配線構造
を有することを特徴とする請求項１または２記載の半導
体集積回路装置。 - 【請求項４】 前記第１の配線構造が第２の格子状配線
構造を有することを特徴とする請求項１または２記載の
半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5024621A JPH06244282A (ja) | 1993-02-15 | 1993-02-15 | 半導体集積回路装置 |
| DE69430551T DE69430551T2 (de) | 1993-02-15 | 1994-02-14 | Halbleitervorrichtung zur Reduzierung einer Taktverschiebung in einer Vielfalt von Mustern von Verdrahtungsblöcken |
| EP94102242A EP0612151B1 (en) | 1993-02-15 | 1994-02-14 | Semiconductor device capable of reducing a clock skew in a plurality of wiring pattern blocks |
| US08/196,557 US5521541A (en) | 1993-02-15 | 1994-02-15 | Semiconductor device capable of reducing a clock skew in a plurality of wiring pattern blocks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5024621A JPH06244282A (ja) | 1993-02-15 | 1993-02-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244282A true JPH06244282A (ja) | 1994-09-02 |
Family
ID=12143224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5024621A Pending JPH06244282A (ja) | 1993-02-15 | 1993-02-15 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5521541A (ja) |
| EP (1) | EP0612151B1 (ja) |
| JP (1) | JPH06244282A (ja) |
| DE (1) | DE69430551T2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000035832A (ja) * | 1998-07-21 | 2000-02-02 | Nec Corp | 半導体集積回路及びそのクロック分配方法 |
| US6037820A (en) * | 1997-12-12 | 2000-03-14 | Fujitsu Limited | Clock distribution circuit in a semiconductor integrated circuit |
| US6278309B1 (en) | 1998-02-27 | 2001-08-21 | Nec Corporation | Method of controlling a clock signal and circuit for controlling a clock signal |
| US6323716B1 (en) | 1998-09-28 | 2001-11-27 | Nec Corporation | Signal distributing circuit and signal line connecting method |
| US6378080B1 (en) | 1999-01-07 | 2002-04-23 | Nec Corporation | Clock distribution circuit |
| US6753702B2 (en) * | 2001-08-29 | 2004-06-22 | Nec Electronics Corporation | Semiconductor integrated circuit and its layout method |
| JP2008504720A (ja) * | 2004-05-24 | 2008-02-14 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | 高速クロック配分伝送路ネットワーク |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714904A (en) * | 1994-06-06 | 1998-02-03 | Sun Microsystems, Inc. | High speed serial link for fully duplexed data communication |
| JPH09107048A (ja) * | 1995-03-30 | 1997-04-22 | Mitsubishi Electric Corp | 半導体パッケージ |
| JP3434397B2 (ja) | 1995-09-06 | 2003-08-04 | 三菱電機株式会社 | 半導体記憶装置 |
| US5656963A (en) * | 1995-09-08 | 1997-08-12 | International Business Machines Corporation | Clock distribution network for reducing clock skew |
| US5831459A (en) * | 1995-11-13 | 1998-11-03 | International Business Machines Corporation | Method and system for adjusting a clock signal within electronic circuitry |
| US6124744A (en) * | 1996-03-26 | 2000-09-26 | Kabushiki Kaisha Toshiba | Electronic circuit apparatus having circuits for effectively compensating for clock skew |
| US5760478A (en) * | 1996-08-20 | 1998-06-02 | International Business Machines Corporation | Clock skew minimization system and method for integrated circuits |
| US6118334A (en) * | 1997-05-19 | 2000-09-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and power supply routing method and system |
| US5969559A (en) * | 1997-06-09 | 1999-10-19 | Schwartz; David M. | Method and apparatus for using a power grid for clock distribution in semiconductor integrated circuits |
| US6909127B2 (en) * | 2001-06-27 | 2005-06-21 | Intel Corporation | Low loss interconnect structure for use in microelectronic circuits |
| US6522186B2 (en) * | 2001-06-27 | 2003-02-18 | Intel Corporation | Hierarchical clock grid for on-die salphasic clocking |
| JP2004286540A (ja) * | 2003-03-20 | 2004-10-14 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| US9349682B2 (en) * | 2014-02-27 | 2016-05-24 | Mediatek Inc. | Semiconductor chip and semiconductor chip package each having signal paths that balance clock skews |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6369262A (ja) * | 1986-09-10 | 1988-03-29 | Hitachi Ltd | 半導体集積回路 |
| JPH01289155A (ja) * | 1988-05-16 | 1989-11-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107316A (ja) * | 1986-10-24 | 1988-05-12 | Nec Corp | ゲ−トアレ−のクロツク分配構造 |
| JPH083773B2 (ja) * | 1987-02-23 | 1996-01-17 | 株式会社日立製作所 | 大規模半導体論理回路 |
| US5239215A (en) * | 1988-05-16 | 1993-08-24 | Matsushita Electric Industrial Co., Ltd. | Large scale integrated circuit configured to eliminate clock signal skew effects |
| JP2622612B2 (ja) * | 1989-11-14 | 1997-06-18 | 三菱電機株式会社 | 集積回路 |
| JP2756325B2 (ja) * | 1989-12-07 | 1998-05-25 | 株式会社日立製作所 | クロック供給回路 |
| US5109168A (en) * | 1991-02-27 | 1992-04-28 | Sun Microsystems, Inc. | Method and apparatus for the design and optimization of a balanced tree for clock distribution in computer integrated circuits |
| US5394490A (en) * | 1992-08-11 | 1995-02-28 | Hitachi, Ltd. | Semiconductor device having an optical waveguide interposed in the space between electrode members |
-
1993
- 1993-02-15 JP JP5024621A patent/JPH06244282A/ja active Pending
-
1994
- 1994-02-14 EP EP94102242A patent/EP0612151B1/en not_active Expired - Lifetime
- 1994-02-14 DE DE69430551T patent/DE69430551T2/de not_active Expired - Fee Related
- 1994-02-15 US US08/196,557 patent/US5521541A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6369262A (ja) * | 1986-09-10 | 1988-03-29 | Hitachi Ltd | 半導体集積回路 |
| JPH01289155A (ja) * | 1988-05-16 | 1989-11-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037820A (en) * | 1997-12-12 | 2000-03-14 | Fujitsu Limited | Clock distribution circuit in a semiconductor integrated circuit |
| US6278309B1 (en) | 1998-02-27 | 2001-08-21 | Nec Corporation | Method of controlling a clock signal and circuit for controlling a clock signal |
| JP2000035832A (ja) * | 1998-07-21 | 2000-02-02 | Nec Corp | 半導体集積回路及びそのクロック分配方法 |
| US6323716B1 (en) | 1998-09-28 | 2001-11-27 | Nec Corporation | Signal distributing circuit and signal line connecting method |
| US6378080B1 (en) | 1999-01-07 | 2002-04-23 | Nec Corporation | Clock distribution circuit |
| US6753702B2 (en) * | 2001-08-29 | 2004-06-22 | Nec Electronics Corporation | Semiconductor integrated circuit and its layout method |
| JP2008504720A (ja) * | 2004-05-24 | 2008-02-14 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | 高速クロック配分伝送路ネットワーク |
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0612151A2 (en) | 1994-08-24 |
| EP0612151B1 (en) | 2002-05-08 |
| DE69430551T2 (de) | 2003-01-09 |
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