JPH0778735B2 - キャッシュ装置と命令読出し装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、コンピュータの高速化を目的としたキャッシ
ュ装置と命令読出し装置に関するものである。

従来の技術 従来のキャッシュ装置と命令読出し装置としては、例え
ば特開昭60−164842号公報に示されている。

第８図はこの従来のキャッシュ装置と命令読出し装置の
構成図を示すものである。この従来のキャッシュ装置と
命令読出し装置においては、１命令あたりの語長は16ビ
ット（以下半語と称す）の整数倍であり、命令コードは
32ビットのアドレス空間の半語境界（アドレスの最下位
ビットが０）に整列されている。またアドレスは８ビッ
ト単位に割当てられ、命令コードはその先頭の８ビット
に割当てられたアドレスで識別される。

第８図において、７は４半語境界（アドレスの下位３ビ
ットが０）に区切られた４半語の命令コードを読出すた
めにその先頭アドレスを保持する29ビットの読出しポイ
ンタ、８は４半語境界に整列した命令コードとその先頭
アドレスとを対にして格納し、読出しポインタ７の値で
検索して格納された命令コードを読出す命令キャッシ
ュ、９は分岐が成立した分岐命令のアドレスと分岐先ア
ドレスとを対にして格納し、読出しポインタ７の値で検
索して格納された分岐先アドレスを読出す分岐履歴テー
ブル、10は読出しポインタ７に保持された読出しアドレ
スに１を加算する29ビットのポインタ増分器、11はポイ
ンタ増分器10の出力である１増加した読出しアドレスと
分岐履歴テーブル９から得られる分岐先アドレスとを分
岐履歴テーブル９のヒット信号により選択するポインタ
入力セレクタである。

第９図は第８図に示す命令キャッシュ８の詳細構成図を
示すものである。第９図において、801はアドレスの上
位22ビットを格納し読出しポインタ７の値で検索を行な
う128エントリからなるアドレスタグ部、802は４半語境
界に整列した64ビットの命令コードを格納しアドレスタ
グ部801で検索されたエントリから命令コードを出力す
る128エントリからなるデータ部、803は７ビットのセレ
クタ、804はアドレスの上位から23〜29ビット目の７ビ
ットをデコードして読出し・書込みを行なうエントリを
選択するアドレスデコーダ、805はアドレスの上位22ビ
ットを保持するアドレスラッチ、806、807、808、809は
それぞれ４半語境界に整列した命令コードの最上位の半
語（以下第１半語と称す）、上位から２番目の半語（以
下第２半語と称す）、上位から３番目の半語（以下第３
半語と称す）、最下位の半語（以下第４半語と称す）を
保持するデータラッチ、810はアドレスデコーダ804で選
択されたエントリのアドレスラッチ805に対してアドレ
スの上位22ビットの読出し・書込みを行なうアドレスド
ライバ、811、812、813、814はアドレスデコーダ804で
選択されたエントリのデータラッチ806、データラッチ8
07、データラッチ808、データラッチ809に対してそれぞ
れ命令コードの第１半語、第２半語、第３半語、第４半
語の読出し・書込みを行なうデータドライバで、805か
ら814の添字ｉ、ｊはそれぞれｉ番目、ｊ番目のエント
リを示す。815はアドレスラッチ805の値と読出しポイン
タ７に保持された読出しアドレスの上位22ビットとの一
致を検出するアドレスタグ比較器である。

また第10図は第８図に示す分岐履歴テーブル９の詳細構
成図を示すものである。第10図において、901は分岐命
令のアドレスの上位29ビットを格納し読出しポインタ７
の値で検索を行なうアドレスタグ部、902は分岐先アド
レスの上位31ビットを格納しアドレスタグ部901で検索
されたエントリから分岐先アドレスを出力するデータ
部、903は分岐命令のアドレスの上位29ビットを保持す
るアドレスラッチ、904は分岐先アドレスの上位31ビッ
トを保持するデータラッチ、905はアドレスアッチ903の
値と読出しポインタ７に保持された読出しアドレスとの
一致を検出するアドレスタグ比較器、906はデータラッ
チ904に対して分岐先アドレスの読出し・書込みを行な
うデータドライバで、903から906の添字ｉ、ｊはそれぞ
れｉ番目、ｊ番目のエントリを示す。907はすべてのエ
ントリのアドレスタグ比較器905の出力の論理和をとり
アドレスタグ部901のヒットするエントリが存在するこ
とを検出する論理和回路、908は分岐先アドレスをデー
タ部902に格納する際に書込むエントリを決定する入換
エントリ決定回路である。

以上のように構成された従来のキャッシュ装置と命令読
出し装置について、以下その動作を説明する。

読出しポインタ７に読出しを行なう４半語境界のアドレ
スを格納し、同時に命令キャッシュ８を信号線7001によ
り得られる読出しアドレスで検索する。

はじめに、このアドレスが初めて読出されるアドレスで
ある場合を説明する。

命令キャッシュ８は検索するアドレスが初めて読出され
るアドレスであるためヒットしない。このとき、外部に
ある記憶装置から４半語境界に区切られた４半語の命令
コードの読出しを行ない、このときの読出しアドレスの
上位29ビット（下位３ビットは０につき不要）と読出し
た64ビットの命令コードとをそれぞれ信号線7002と信号
線7003とを通じて命令キャッシュ８に格納する。命令キ
ャッシュ８では信号線7002から得られる29ビットのアド
レスの下位７ビットをセレクタ803を経てアドレスデコ
ーダ804に入力し格納するエントリを選択する。ここで
第９図に示すｉ番目のエントリが選択されたとすると、
アドレスデコーダ804の出力のうち信号線8001iのみに信
号が現れる。この信号線8001iの信号によりアドレスド
ライバ810iが作動し、信号線7002からアドレスの上位22
ビットを取込み、アドレスラッチ805iに書込む。同様に
データドライバ811i、データドライバ812i、データドラ
イバ813i、データドライバ814iが作動し、信号線7003か
らそれぞれ命令コードの第１半語、第２半語、第３半
語、第４半語を取込み、データラッチ806i、データラッ
チ807i、データラッチ808i、データラッチ809iに書込
む。

以上の動作と並行して、ポインタ増分器10で読出しポイ
ンタ７の読出しアドレスを１増加させる。しかしこの増
分されたアドレスについても初めて読出されるアドレス
であれば、命令キャッシュ８はヒットせず、上に述べた
命令キャッシュ８への命令コードの格納を繰返す。

外部にある記憶装置から読出された４半語の命令コード
が外部にある解読実行装置で解読実行された結果、この
命令コードの中に分岐命令が含まれ、分岐が成立した場
合は、上記の命令キャッシュ８へ命令コードの格納と独
立に、この分岐命令のアドレスの上位29ビット（この分
岐命令を含む４半語の命令コードの読出しアドレスを示
す）と分岐先アドレスの上位31ビット（最下位ビットは
０につき不要）とをそれぞれ信号線7006と信号線7007を
通じて分岐履歴テーブル９に格納する。分岐履歴テーブ
ル９では入換エントリ決定回路908で格納するエントリ
を選択する。ここで第10図に示すｉ番目のエントリが選
択されたとすると、信号線7006から分岐命令のアドレス
の上位29ビットを取込み、アドレスラッチ903iに書込む
とともに、データドライバ906iが作動し信号線7007から
分岐先アドレスの上位31ビットを取込み、データラッチ
904iに書込む。

次に、過去に外部にある記憶装置から読出され既に命令
キャッシュ８に格納されている命令コードの読出しアド
レスが読出しポインタ７に指定される場合を説明する。

命令キャッシュ８は検索するアドレスがアドレスタグ部
801に保持するアドレスと一致するためヒットする。即
ち、命令キャッシュ８では信号線7001から得られる読出
しポインタ７の29ビットのアドレスの下位７ビットをセ
レクタ803を経てアドレスデコーダ804に入力し読出すエ
ントリを選択する。ここで第９図に示すｉ番目のエント
リが選択されたとすると、アドレスデコーダ804の出力
のうち信号線8001iのみに信号が現れる。この信号線800
1iの信号によりアドレスドライバ810iが作動し、アドレ
スラッチ805iの値が信号線8002に読出され、アドレスタ
グ比較器815において読出しポインタ７の読出しアドレ
スの上位22ビットと比較される。信号線8002に読出され
た値は過去に読出しを行なったアドレスの上位22ビット
であるから比較は一致し、アドレスタグ比較器815は信
号線7005にヒット信号を出力する。また信号線8001iの
信号によりデータドライバ811i、データドライバ812i、
データドライバ813i、データドライバ814iが作動し、デ
ータラッチ806i、データラッチ807i、データラッチ808
i、データラッチ809iに保持している命令コードの第１
半語、第２半語、第３半語、第４半語がそれぞれ信号線
8003、信号線8004、信号線8005、信号線8006に出力さ
れ、信号線7004から４半語境界に整列した４半語の命令
コードが得られる。

このとき命令キャッシュ８が出力する命令コード中に分
岐命令が含まれ、過去にその分岐が成立した場合は、今
回も分岐が成立する可能性が高い。そこで分岐履歴テー
ブル９を同じく信号線7001により得られる読出しアドレ
スで検索する。分岐履歴テーブル９のアドレスラッチ90
3iにこの分岐命令のアドレスの上位29ビット、即ちこの
分岐命令を含む４半語の命令コードの読出しアドレスが
保持されているとすると、アドレスタグ比較器905iにお
いて信号線7001から得られる読出しアドレスとアドレス
ラッチ903iの値との一致が検出され、各エントリのアド
レスタグ比較器905のうちｉ番目のエントリの信号線900
1iのみに信号が現れる。信号線9001iによりデータドラ
イバ906iが作動し、データラッチ904iに保持しているこ
の分岐命令の分岐先アドレスが信号線7008に出力され
る。また信号線9001iにより論理和回路907は信号線7009
にヒット信号を出力する。

ポインタ入力セレクタ11は信号線7009のヒット信号を受
けて、読出しポインタ７の入力をポインタ増分器10の出
力から分岐履歴テーブル９の信号線7008で得られる分岐
先アドレスの上位29ビットに切換える。続いて命令キャ
ッシュ８は、読出しポインタ７に格納された分岐先アド
レスの上位29ビットに基づいて同上の読出しを行なう。
このとき分岐先が読出された命令コードの第１半語、第
２半語、第３半語、第４半語のいずれであるかを示すた
めに、信号線7008の下位２ビットを分岐先識別コードと
して外部に出力する。

このように過去において読出しを行なった成立する分岐
を含む命令コードの列を再度読出す場合は、命令の解読
実行を待たずして読出すことができる。

発明が解決しようとする課題 しかしながら上記のような構成では、４半語境界に整列
した４半語の命令コード中に複数の分岐命令が含まれ、
かつこれらの分岐命令のうち２以上の分岐が成立した場
合、これらの分岐命令のアドレスの上位29ビットはいず
れも等しく、それぞれの分岐先アドレスを格納する分岐
履歴テーブル９のエントリのアドレスタグ部901のアド
レスラッチ903はすべて同一の値を保持する。そのため
この４半語を命令キャッシュ８から読出すときに、分岐
履歴テーブル９は成立する分岐命令の分岐先アドレスを
保持する２以上のエントリが選択され、いずれの分岐命
令についてもその分岐先を予測することができないとい
う課題を有していた。この課題を第11図（ａ）の命令配
置図を用いて説明する。同図は４半語境界のアドレスｎ
とｎ＋４の位置に半語からなる分岐命令Bcc0と分岐命令
Bcc1が存在する場合を示している。まず分岐命令Bcc0が
実行され分岐が成立したとき、分岐履歴テーブル９のあ
るエントリのアドレスラッチ903にアドレスｎの上位29
ビットを、データラッチ904に分岐命令Bcc0の分岐先ア
ドレスを格納する。次に、あるアドレスからアドレスｎ
＋２に分岐し、分岐命令Bcc1が実行され分岐が成立した
とき、分岐履歴テーブル９の別のエントリのアドレスラ
ッチ903にアドレスｎ＋４の上位29ビットを、データラ
ッチ904に分岐命令Bcc1の分岐先アドレスを格納する。
しかしアドレスｎの下位３ビットは０であるため、アド
レスｎ＋４の上位29ビットはアドレスｎの上位29ビット
に等しくなる。従って、再び読出しポインタ７にアドレ
スｎの上位29ビットが格納されたときに分岐命令Bcc0も
しくは分岐命令Bcc1の分岐先アドレスを取出すべくアド
レスｎの上位29ビットで分岐履歴テーブル９を検索して
も、上記の２つのエントリが共にヒットするため分岐先
アドレスを得ることができない。

また上記のような構成では、予測を行なった分岐先の命
令読出しを、分岐履歴テーブル９から得られる分岐先ア
ドレスの上位29ビットを格納した読出しポインタ７の値
に基づいて行なっているため、分岐先が４半語境界にお
ける第２半語、第３半語、第４半語の場合、命令キャッ
シュ８が出力する４半語の命令コードのうち意味のある
ものは、それぞれ下位の３半語、下位の２半語、最下位
の１半語となる。従って分岐先の命令が２半語以上の語
長でかつ４半語境界を交差する場合、分岐先の命令の全
語長を分岐命令を含む命令列の読出しに引き続いて読出
すことができず、分岐の予測が成功しても外部にある解
読実行装置における命令の解読実行に待ちが発生すると
いう課題を有していた。

この課題を第11図（ｂ）の命令配置図を用いて説明す
る。同図は４半語境界のアドレスｎに対してｎ＋６の位
置に３半語の語長の命令OPが存在する場合を示している
２半語からなるdisp32は命令OPに付随する変位オペラン
ドで、この３半語は一時に解読実行できる。しかしある
アドレスからアドレスｎ＋６に分岐する分岐命令を予測
するときに分岐履歴テーブル９から得られる分岐先アド
レスがアドレスｎ＋６であっても、読出しポインタ７に
格納される上位29ビットを用いて命令キャッシュ８から
読出される命令コードは命令OPを第４半語にする４半語
であるため、変位オペランドdisp32が次に読出されるま
で外部にある解読実行装置における命令の解読実行が待
たされたことになる。

本発明はかかる点に鑑み、命令コードを格納した少なく
とも１つ以上のエントリから、命令のアライメントに関
係なく任意の読出しアドレスによって示される目的とす
る語長の命令コードを読出すことのできる命令キャッシ
ュを実現するキャッシュ装置と、読出しアドレスで決ま
る一定の語長の命令コードに含まれる分岐命令の分岐先
アドレスを格納した少なくとも１つ以上のエントリか
ら、読出しアドレスを起点とする予め定めた語長内の最
も読出しアドレスに近い位置にある分岐命令の分岐先ア
ドレスを読出すことのできる分岐履歴テーブルを持つ命
令読出し装置と、命令キャッシュから常に予め定めた語
数の命令コードを読出すとともに、読出された命令コー
ドの中に分岐命令がいずれの位置にあってもまた複数の
分岐命令が含まれていても最初に実行されるべき分岐命
令の分岐の予測だけを行なうことができる命令読出し装
置とを提供することを目的とする。

課題を解決するための手段 （１）本発明は、命令の最小語長に分割されかつ一定の
語数からなる命令列と前記命令列を特定するアドレスと
を対にして格納した複数の対からなる記憶手段と、前記
記憶手段の命令列とアドレスとの複数の対の中から命令
読出しアドレスに基づいて少なくとも２つの対を同時に
選び出す検索手段と、前記検索手段によって同時に選び
出された少なくとも２つの対に格納されている命令列を
命令の最小語長毎に１つを選択して出力する記憶内容選
択手段とを備えたキャッシュ装置である。

（２）（１）のキャッシュ装置の検索手段は、記憶手段
中に格納されているアドレスが命令読出しアドレスの一
部もしくは全部に一致する対と前記対に格納されている
アドレスに連続するアドレスを格納している少なくとも
１つの対とを同時に選び出すようにしてもよい。

（３）（１）のキャッシュ装置の記憶手段は、２バイト
に分割されかつ８バイトからなる命令列と前記命令列の
先頭バイトまたは末尾バイトのアドレスの下位３ビット
を削除したアドレスとを対にして格納した複数の対から
なるようにし、さらに検索手段は、記憶手段中に格納さ
れているアドレスが命令読出しアドレスの下位３ビット
を削除したアドレスに一致する対と前記対に格納されて
いるアドレスに１を加えたアドレスを格納しているもう
１つの対とを同時に選び出すようにし、さらに記憶内容
選択手段は、前記検索手段によって同時に選び出された
２つの対に格納されている命令列を２バイト毎に１つを
選択するようにしてもよい。

（４）また、（１）のキャッシュ装置の記憶手段は、命
令の最小語長に分割されかつ一定の語数からなる命令列
と前記命令列を特定するアドレスおよび前記アドレスか
ら一定値を減じた値の組とを対にして格納した複数の対
からなるようにし、さらに検索手段は、前記記憶手段中
に格納されているアドレスまたは一定値を減じた値が命
令読出しアドレスの一部もしくは全部に一致する少なく
とも２つの対を同時に選び出すようにしてもよい。

（５）また、（１）のキャッシュ装置の記憶手段は、２
バイトに分割されかつ８バイトからなる命令列と前記命
令列の先頭バイトまたは末尾バイトのアドレスの下位３
ビットを削除したアドレスおよび前記した下位３ビット
を削除したアドレスからさらに１を減じたアドレスの組
とを対にして格納した複数の対からなるようにし、さら
に検索手段は、前記記憶手段中に格納されているアドレ
スに一致する対と１を減じたアドレスが命令読出しアド
レスの下位３ビットを削除したアドレスに一致する対と
を同時に選び出すようにし、さらに記憶内容選択手段
は、前記選択手段によって同時に選び出された２つの対
に格納されている命令列を２バイト毎に１つを選択する
ようにしてもよい。

（６）本発明は、分岐命令の分岐先アドレスと前記分岐
命令のアドレスおよび前記アドレスから一定値を減じた
値の組とを対にして格納した複数の対からなる記憶手段
と、前記記憶手段中の分岐先アドレスと分岐命令のアド
レスおよび一定値を減じた分岐命令のアドレスの組との
複数の対の中から格納されている分岐命令のアドレスが
命令読出しアドレスの一部もしくは全部に一致する対を
選び出す第一の検索手段と、前記第一の検索手段によっ
て選び出された対の中から格納されている分岐命令のア
ドレスから命令読出しアドレスを減じた差が零かもしく
は正になる場合は前記差が最も小さくなる対を選択して
前記対に格納されている分岐先アドレスを出力し前記差
が負になる場合は何も出力しない第一の記憶内容選択手
段と、前記記憶手段中の分岐先アドレスと分岐命令のア
ドレスおよび一定値を減じた分岐命令のアドレスの組と
の複数の対の中から格納されている一定値を減じた分岐
命令のアドレスが命令読出しアドレスの一部もしくは全
部に一致する対を選び出す第二の検索手段と、前記第一
の記憶内容選択手段が何も出力しない時に前記第二の検
索手段によって選び出された対の中から格納されている
一定値を減じた分岐命令のアドレスから命令読出しアド
レスを減じた差が負でその絶対値が最も小さくなる対を
選択して前記対に格納されている分岐先アドレスを出力
する第二の記憶内容選択手段とからなる分岐履歴テーブ
ルを備えた命令読出し装置である。

（７）（６）の命令読出し装置の分岐履歴テーブルにお
ける記憶手段は、分岐命令の分岐先アドレスと前記分岐
命令のアドレスの下位３ビットを削除した第１アドレス
および前記した下位３ビットを削除したアドレスからさ
らに１を減じた第２アドレスの組とを対にして格納した
複数の対からなるようにし、さらに第一の検索手段が、
前記記憶手段中に格納されている前記第１アドレスが命
令読出しアドレスの下位３ビットを削除したアドレスに
一致する対を選び出すようにし、さらに第一の記憶内容
選択手段は、前記第一の検索手段によって選び出された
対の中から格納されている前記第１アドレスから命令読
出しアドレスの下位３ビットを削除したアドレスを減じ
た差が零かもしくは正になる場合にのみ前記差が最も小
さくなる対を選択して前記対に格納されている分岐先ア
ドレスを出力するようにし、さらに第二の検索手段は、
前記記憶手段中に格納されている前記第２アドレスが命
令読出しアドレスの下位３ビットを削除したアドレスに
一致する対を選び出すようにし、さらに第二の記憶内容
選択手段は、前記第一の記憶内容選択手段が何も出力し
ない時に前記第二の検索手段によって選び出された対の
中から格納されている前記第２アドレスから命令読出し
アドレスの下位３ビットを削除したアドレスを減じた差
が負でその絶対値が最も小さくなる対を選択して前記対
に格納されている分岐先アドレスを出力するようにして
もよい。

（８）（６）の命令読出し装置に、例えば（１）のキャ
ッシュ装置または（２）のようしたキャッシュ装置また
は（４）のようにしたキャッシュ装置を加えてもよい。

（９）（７）のようにした命令読出し装置に、例えば
（３）のようにしたキャッシュ装置または（５）のよう
にしたキャッシュ装置を加えてもよい。

作 用 本発明は前記した構成により、検索手段が記憶手段の命
令列とアドレスとの複数の対の中から命令読出しアドレ
スに基づいて少なくとも２つの対を同時に選び出し、記
憶内容選択手段が検索手段によって同時に選び出された
少なくとも２つの対に格納されている命令列を命令の最
小語長毎に１つを選択して出力することにより、記憶手
段に格納されている命令列のアドレス境界にかかわらず
命令読出しアドレスにより先頭が特定される一定の語数
の命令列を取り出すことができる。

また本発明は前記した構成により、第一の検索手段が記
憶手段中に格納されている分岐命令のアドレスが命令読
出しアドレスの一部もしくは全部に一致する対を選び出
し、第一の記憶内容選択手段が選び出された対の中から
格納されている分岐命令のアドレスから命令読出しアド
レスを減じた差が零かもしくは正になる場合は前記差が
最も小さくなる対を選択してこの対に格納されている分
岐先アドレスを出力することにより、命令読出しアドレ
スにより先頭が特定される命令列中のうちその先頭から
所定のアドレス境界までの範囲にある最も前記命令読出
しアドレスに近い位置にある分岐命令の分岐先アドレス
を取り出すことができる。この範囲に分岐命令がない場
合は、第二の検索手段が記憶手段中に格納されている一
定値を減じた分岐命令のアドレスが命令読出しアドレス
の一部もしくは全部に一致する対を選び出し、第二の記
憶内容選択手段が選び出された対の中から格納されてい
る一定値を減じた分岐命令のアドレスから命令読出しア
ドレスを減じた差が負でその絶対値が最も小さくなる対
を選択して前記対に格納されている分岐先アドレスを出
力することにより、命令読出しアドレスにより先頭が特
定される命令列中のうち所定のアドレス境界から末尾ま
での範囲にある最も前記命令読出しアドレスに近い位置
にある分岐命令の分岐先アドレスを取り出すことができ
る。

さらに本発明は前記した構成により、キャッシュ装置に
おける記憶手段に格納されている命令列のアドレス境界
にかかわらず前記命令読出しアドレスにより先頭が格納
される一定の語数の命令列を取り出すとともに取り出さ
れた命令列中に分岐命令がいずれの位置にあってもまた
複数の分岐命令が含まれていても最初に実行されるべき
分岐命令の分岐の予測を行うことができる。

実 施 例 第１図は本発明の第１の実施例におけるキャッシュ装置
と命令読出し装置の構成図を示すものである。本実施例
のキャッシュ装置と命令読出し装置においては、１命令
あたりの語長は16ビットの整数倍であり、命令コードは
32ビットのアドレス空間の半語境界に整列されている。
またアドレスは８ビット単位に割当てられ、命令コード
はその先頭の８ビットに割当てられたアドレスで識別さ
れる。第１図において、１は読出しを行なう４半語の命
令コードの先頭アドレスの上位29ビットを保持する読出
しポインタ、２は読出しポインタ１に保持される読出し
を行なう４半語の命令コードの先頭アドレスの上位29ビ
ットに続く２ビット（以下ではアドレスの上位29ビット
に続く２ビットを半語識別２ビットと称す）を保持する
半語識別レジスタ、３は４半語境界に整列した命令コー
ドとその先頭アドレスとを対にして格納し、読出しポイ
ンタ１の値で検索して半語識別レジスタ２の値で検索さ
れたエントリに格納された命令コードを選択し４半語の
命令コードを出力する命令キャッシュ、４は分岐が成立
した分岐命令のアドレスと分岐先アドレスとを対にして
格納し、読出しポインタ１の値で検索して半語識別レジ
スタ２の値で検索されたエントリを選択し格納された分
岐先アドレスを読出す分岐履歴テーブル、５は読出しポ
インタ１に保持された読出しアドレスの上位29ビットに
１を加算するポインタ増分器、６はポインタ増分器５の
出力である１増加した読出しアドレスの上位29ビットと
分岐履歴テーブル４から得られる分岐先アドレスの上位
29ビットとを分岐履歴テーブル４のヒット信号により選
択するポインタ入力セレクタである。

第２図は第１図に示す命令キャッシュ３の詳細構成図を
示すものである。第２図において、301はアドレスの上
位22ビットを格納し読出しポインタ１の値で検索を行な
う128エントリからなるアドレスタグ部、302は４半語境
界に整列した64ビットの命令コードを格納しアドレスタ
グ部301で検索されたエントリの命令コードを半語識別
レジスタ２の値で選択し４半語の命令コードを出力する
128エントリからなるデータ部、303は７ビットのセレク
タ、304はアドレスの上位から23〜29ビット目の７ビッ
トをデコードして読出し・書込みを行なうエントリを２
つ選択するアドレスデコーダ、305はアドレスの上位22
ビットを保持するアドレスラッチ、306、307、308、309
はそれぞれ４半語境界に整列した命令コードの第１半
語、第２半語、第３半語、第４半語を保持するデータラ
ッチ、310はアドレスデコーダ304で選択された２つのエ
ントリのうちアドレスの小さいエントリのアドレスラッ
チ305に対してアドレスの上位22ビットの読出し・書込
みを行なうアドレスドライバ、311はアドレスデコーダ3
04で選択された２つのエントリのうちアドレスの大きい
エントリのアドレスラッチ305に対してアドレスの上位2
2ビットの読出しを行なうアドレスドライバ、312はアド
レスデコーダ304で選択された２つのエントリのうちア
ドレスの小さいにエントリのデータラッチ306に対して
命令コードの第１半語の書込みと半語識別レジスタ２の
値が０ならば読出しを行ない、アドレスの大きいエント
リのデータラッチ306に対して半語識別レジスタ２の値
が１以上ならば命令コードの第１半語の読出しを行なう
データドライバ、313はアドレスデコーダ304で選択され
た２つのエントリのうちアドレスの小さいエントリのデ
ータラッチ307に対して命令コードの第２半語の書込み
と半語識別レジスタ２の値が１以下ならば読出しを行な
い、アドレスの大きいエントリのデータラッチ307に対
して半語識別レジスタ２の値が２以上ならば命令コード
の第２半語の読出しを行なうデータドライバ、314はア
ドレスデコーダ304で選択された２つのエントリのうち
アドレスの小さいエントリのデータラッチ308に対して
命令コードの第３半語の書込みと半語識別レジスタ２の
値が２以下ならば読出しを行ない、アドレスの大きいエ
ントリのデータラッチ308に対して半語識別レジスタ２
の値が３ならば命令コードの第３半語の読出しを行うデ
ータドライバ、315はアドレスデコーダ304で選択された
２つのエントリのうちアドレスの小さいエントリのデー
タラッチ309に対して命令コードの第４半語の書込みと
読出しを行なうデータドライバで、305から315の添字
ｉ、ｊはそれぞれｉ番目、ｊ番目のエントリを示す。31
6はアドレスデコーダ304で選択された２つのエントリの
うちアドレスの小さいエントリのアドレスラッチ305の
値と読出しポインタ１に保持された読出しアドレスの上
位22ビットとの一致を検出する第１アドレスタグ比較
器、317はアドレスデコーダ304で選択された２つのエン
トリのうちアドレスの大きいエントリのアドレスラッチ
305の値と読出しポインタ１に保持された読出しアドレ
スの上位22ビットとの一致を検出する第２アドレスタグ
比較器、318は第１アドレスタグ比較器316と第２アドレ
スタグ比較器317の出力の論理積をとり、アドレスデコ
ーダ304で選択された２つのエントリのデータ部の命令
コードが連続することを示す信号を生成する論理積回路
である。

また第３図は第１図に示す分岐履歴テーブル４の詳細構
成図を示すものである。第３図において、401は分岐命
令のアドレスの上位29ビットを格納し読出しポインタ１
の値で検索を行なうアドレスタグ部、402は分岐命令の
アドレスの半語識別２ビットと分岐先アドレスの上位31
ビットを格納し、アドレスタグ部401で検索されたエン
トリを格納した分岐命令のアドレスの半語識別２ビット
と半語識別レジスタ２の値で選択し分岐先アドレスを出
力するデータ部、403は分岐命令のアドレスの上位29ビ
ットを保持するアドレスラッチ、404は分岐命令のアド
レスの上位29ビットから１減算した値を保持する前アド
レスラッチ、405は分岐命令のアドレスの半語識別２ビ
ットを保持する分岐位置識別ラッチ、406は分岐先アド
レスの上位31ビットを保持するデータラッチ、407はア
ドレスラッチ403の値と読出しポインタ１に保持された
読出しアドレスとの一致を検出する第１アドレスタグ比
較器、408は前アドレスラッチ404の値と読出しポインタ
１に保持された読出しアドレスとの一致を検出する第２
アドレスタグ比較器、409は第１アドレスタグ比較器407
により検出されるアドレスラッチ403の値と読出しアド
レスとが一致するエントリに対しては半語識別レジスタ
２の値が分岐位置識別ラッチ405の値より大きいか等し
くなるエントリと、第２アドレスタグ比較器408により
検出される前アドレスラッチ404の値と読出しアドレス
とが一致するエントリに対しては半語識別レジスタ２の
値が分岐位置識別ラッチ405の値より小さくなるエント
リのうち、分岐位置識別ラッチ405の値から半語識別レ
ジスタ２の値を減じた値（２ビットの符号無し減算結
果）が最も小さくなるエントリを選択する読出しエント
リ優先回路、410はデータラッチ406に対して分岐先アド
レスの読出し・書込みを行なうデータドライバで、403
から410の添字i,jはそれぞれｉ番目、ｊ番目のエントリ
を示す。411は分岐命令のアドレスの上位29ビットから
１を減算するアドレス減算器、412はすべてのエントリ
の読出しエントリ優先回路409の出力の論理和をとり、
分岐履歴テーブル４がヒットし有効な分岐先アドレスが
出力されることを示す信号を生成する論理和回路、417
は分岐先アドレスをデータ部402に格納する際に書込む
エントリを決定する入換エントリ決定回路である。

第４図（ａ）は第３図に示す各エントリの読出しエント
リ優先回路409の詳細構成図を示すものである。413は分
岐位置識別ラッチ405の値をＡ入力、半語識別レジスタ
２の値をＢ入力としてＡ−Ｂの減算結果OUTとキャリCRY
を出力する減算器で、入力Ａ、Ｂと出力OUT、CRYの関係
は同図（ｂ）に示す通りである。414は減算器413の減算
結果OUTをデコードするデコーダ、415は第１アドレスタ
グ比較器407と第２アドレスタグ比較器408と減算器413
の出力により、アドレスラッチ403の値と読出しアドレ
スとが一致するエントリのうち半語識別レジスタ２の値
が分岐位置識別ラッチ405の値より大きいか等しくなる
エントリと、前アドレスラッチ404の値と読出しアドレ
スとが一致するエントリのうち半識別レジスタ２の値が
分岐位置識別ラッチ405の値より小さくなるエントリと
を選択する論理回路、416はデコーダ414の出力を用いて
論理回路415で選択されたエントリのうち分岐位置識別
ラッチ405の値から半語識別レジスタ２の値を減じた値
（２ビットの符号無し減算結果）が最も小さくなるエン
トリを選択する論理回路である。

以上のように構成された本実施例のキャッシュ装置と命
令読出し装置について、以下その動作を説明する。

読出しポインタ１と半語識別レジスタ２にそれぞれ読出
しを行なうアドレスの上位29ビットとそれに続く２ビッ
トを格納し、同時に命令キャッシュ３を信号線1001によ
り得られる読出しポインタ１の地で検索する。

はじめに、このアドレスが初めて読出されるアドレスで
ある場合を説明する。

命令キャッシュ３は検索するアドレスが初めて読出され
るアドレスであるためヒットしない。このとき、半語識
別レジスタ２の値を無視して外部にある記憶装置から４
半語境界に区切られた４半語の命令コードの読出しを行
ない、このときの読出しアドレスの上位29ビット（下位
３ビットは０につき不要）と読出した64ビットの命令コ
ードとをそれぞれ信号線1003と信号線1004とを通じて命
令キャッシュ３に格納する。命令キャッシュ３では信号
線1003から得られる29ビットのアドレスの下位７ビット
をセレクタ303を経てアドレスデコーダ304に入力し格納
するエントリを選択する。ここで第２図に示すｉ番目の
エントリが選択されたとすると、アドレスデコーダ304
の出力のうち信号線3001iのみに信号が現れる。この信
号線3001iの信号によりアドレスドライバ310iが作動
し、信号線1003からアドレスの上位22ビトを取込み、ア
ドレスラッチ305iに書込む。同様にデータドライバ312
i、データドライバ313i、データドライバ314i、データ
ドライバ315iが作動し、信号線1004からそれぞれ命令コ
ードの第１半語、第２半語、第３半語、第４半語を取込
み、データラッチ306i、データラッチ307i、データラッ
チ308i、データラッチ309iに取込む。信号線3001iはア
ドレスドライバ311j、データドライバ312j、データドラ
イバ313j、データドライバ314jにも接続されているが、
いずれも書込み時には作動しない。

以上の動作と並行して、ポインタ増分器５で読出しポイ
ンタ１の読出しアドレスの上位29ビットを１増加させ
る。しかしこの増分されたアドレスについても初めて読
出されるアドレスであれば、命令キャッシュ３はヒット
せず、上に述べた命令キャッシュ３への命令コードの格
納を繰返す。

外部にある記憶装置から読出された４半語の命令コード
外部にある解読実行装置で解読実行された結果、この命
令コードの中に分岐命令が含まれ、分岐が成立した場合
は、上記の命令キャッシュ３への命令コードの格納と独
立に、この分岐命令のアドレスの上位31ビットと分岐先
アドレスの上位31ビット（いずれも最下位ビットは０に
つき不要）とをそれぞれ信号線1007と信号線1008を通じ
て分岐履歴テーブル４に格納する。分岐履歴テーブル４
では入換エントリ決定回路417で格納するエントリを選
択する。ここで第３図に示すｉ番目のエントリが選択さ
れたとすると、信号線1007から分岐命令のアドレスの上
位29ビットを取込みアドレスラッチ403iに書込むととも
に、アドレス減算器411で１減算し信号線4004を通じ前
アドレスラッチ404iに書込む。同時に信号線4005を通じ
て分岐命令のアドレスの半語識別２ビットを分岐位置識
別ラッチ405iに書込み、またデータドライバ410iが作動
し信号線1008から分岐先アドレスの上位31ビットを取込
みデータラッチ406iに書込む。

次に、過去に外部にある記憶装置から読出され既に命令
キャッシュ３に格納されている命令コードの読出しアド
レスが読出しポインタ１と半語識別レジスタ２にそれぞ
れ上位29ビットとそれに続く２ビットに分かれて指定さ
れる場合を説明する。ここでの読出しアドレスは４半語
境界上のアドレスでなくてもよい。

命令キャッシュ３は検索するアドレスがアドレスタグ部
301に保持するアドレスと一致するためヒットする。即
ち、命令キャッシュ３では信号線1001から得られる読出
しポインタ１の29ビットのアドレスの下位７ビットをセ
レクタ303を経てアドレスデコーダ304に入力し読出すエ
ントリを選択する。ここで第２図に示すｉ番目のエント
リが選択されたとすると、アドレスデコーダ304の出力
のうち信号線3001iのみに信号が現れる。この信号線300
1iの信号によりアドレスドライバ310iとアドレスドライ
バ311jが作動し、アドスラッチ305iの値とアドレスラッ
チ305jの値がそれぞれ信号線3002と信号線3003に読出さ
れ、第１アドレスタグ比較器316と第２アドレスタグ比
較器317において読出しポインタ１の読出しアドレスの
上位22ビットと比較される。信号線3002と信号線3003に
読出された値はいずれも過去に読出しを行なったアドレ
スの上位22ビットであるから比較はともに一致し、論理
積回路318はｉ番目のエントリとｉ番目のエントリのデ
ータ部の命令コードが連続することを示すヒット信号を
信号線1006に出力する。また信号線301iの信号によいデ
ータドライバ312i〜314jが作動するが、信号線1002で得
られる半語識別レジスタ２の値によって動作が異なる。
これを第５図の命令配置図を用いて説明する。同図
（２）は４半語境界のアドレスｎから８つの半語からな
る命令コードOP0〜OP7が存在する場合を示している。

（１）半語識別レジスタ２の値が０のとき 信号線3001iの信号および信号線1002の値によりデータ
ドライバ312i、データドライバ313i、データドライバ31
4i、データドライバ315iが作動し、データラッチ306i、
データ307i、データラッチ308i、データラッチ309iに保
持している４半語境界に整列した命令コードの第１半語
OP0、第２半語OP1、第３半語OP2、第４半語OP3がそれぞ
れ信号線3004、信号線3005、信号線3006、信号線3007に
出力され、読出しポインタ１と半語識別レジスタ２に格
納される読出しアドレスｎで示される４半語境界の第１
半語から始まる４半語の命令コードが信号線1005から同
図（ｂ）に示すように得られる。

（２）半語識別レジスタ２の値が１のとき信号線3001i
の信号および信号線1002の値によりデータドライバ313
i、データドライバ314i、データドライバ315i、データ
ドライバ312jが作動し、データラッチ307i、データラッ
チ308i、データラッチ309iに保持している４半語境界に
整列した命令コードの第２半語OP1、第３半語OP2、第４
半語OP3と、データラッチ306jに保持している上に続く
４半語境界に整列した命令コードの第１半語OP4がそれ
ぞれ信号線3005、信号線3006、信号線3007、信号線3004
に出力され、読出しポインタ１と半語識別レジスタに格
納される読出しアドレスｎ＋２で示される４半語境界の
第２半語から始まる４半語の命令コードが信号線1005か
ら同図（ｃ）に示すように得られる。

（３）半語識別レジスタ２の値が２のとき 信号線3001iの信号および信号線1002の値によりデータ
ドライバ314i、データドライバ315i、データドライバ31
2j、データドライバ313jが作動し、データラッチ308i、
データラッチ309iに保持している４半語境界に整列した
命令コードの第３半語OP2、第４半語OP3と、データラッ
チ306j、データラッチ307jに保持している上に続く４半
語境界に整列した命令コードの第１半語OP4、第２半語O
P5がそれぞれ信号線3006、信号線3007、信号線3004、信
号線信号線3005に出力され、読出しポインタ１と半語識
別レジスタ２に格納される読出しアドレスｎ＋４で示さ
れる４半語境界の第３半語から始まる４半語の命令コー
ド０が信号線1005から同図（ｄ）に示すように得られ
る。

（４）半語識別レジスタ２の値が３のとき 信号線3001iの信号および信号線1002の値によりデータ
ドライバ315i、データドライバ312j、データドライバ31
3j、データドライバ314jが作動し、データラッチ309iに
保持している４半語境界に整列した命令コードの第４半
語OP3と、データラッチ306j、データラッチ307j、デー
タラッチ308jに保持している上に続く４半語境界に整列
した命令コードの第１半語のOP4、第２半語OP5、第３半
語OP6がそれぞれ信号線3007、信号線3004、信号線300
5、信号線3006に出力され、読出しポインタ１と半語識
別レジスタ２に格納される読出しアドレスｎ＋６で示さ
れる４半語境界の第４半語から始まる４半語の命令コー
ドが信号線1005から同図（ｅ）に示すように得られる。

このとき命令キャッシュ３が出力する命令コード中に分
岐命令が含まれ、過去にその分岐が成立した場合は、今
回も分岐が成立する可能性が高い。そこで分岐履歴テー
ブルを同じく信号線1001により得られる読出しポインタ
１の値で検索する。この動作を第６図の命令配置図に示
す例で説明する。同図は４半語境界のアドレスｎに対し
てｎ＋２、ｎ＋６、ｎ＋12、ｎ＋14の位置に半語からな
る分岐命令Bcc0、Bcc1、Bcc2、Bcc3が存在する場合を示
している。これら４つの分岐命令はいずれも過去に実行
され分岐が成立し、その分岐先アドレス等が分岐履歴テ
ーブル４に格納されれいるものとする。ここで分岐命令
Bcc0に関する情報が分離履歴テーブル４のｉ番目のエン
トリに、分岐命令Bcc1に関する情報がｊ番目のエントリ
に、分岐命令Bcc2に関する情報がｋ番目のエントリに、
分岐命令Bcc3に関する情報がｍ番目のエントリに格納さ
れているものとすると、アドレスラッチ403iとアドレス
ラッチ403jにはアドレスｎの上位29ビットが、アドレス
ラッチ403kとアドレスラッチ403mにはアドレスｎ＋８の
上位29ビット（即ち、アドレスｎの上位29ビット＋１）
が、前アドレスラッチ404iと前アドレスラッチ404jには
アドレスｎの上位29ビット−１が、前アドレスラッチ40
4kと前アドレスラッチ404mにはアドレスｎ＋８の上位29
ビット−１（即ち、アドレスｎの上位29ビット）が格納
され、分岐位置識別ラッチ405iには１が、分岐位置識別
ラッチ405jには３が、分岐位置識別ラッチ405kには２
が、分岐位置識別ラッチ405mには３が格納され、データ
ラッチ406iには分岐命令Bcc0の分岐先アドレスの上位31
ビットが、データラッチ406jには分岐命令Bcc1の分岐先
アドレスの上位31ビットが、データラッチ406kには分岐
命令Bcc2の分岐先アドレスの上位31ビットが、データラ
ッチ406mには分岐命令Bcc3の分岐先アドレスの上位31ビ
ットが格納されている。添字ｋ、ｍを持つ構成要素につ
いては第３図には示されていないが、添字ｉ、ｊと同様
である。

第６図に斜線で示すアドレスｎ＋６から４半語を命令キ
ャッシュ３から読出す場合を想定する。このとき読出し
ポインタ１の値はアドレスｎの上位29ビット、半語識別
レジスタ２の値は３である。第１アドレスタグ比較器40
7において信号線1001から得られるアドレスｎの上位29
ビットとアドレスラッチ403の値との一致が検出され、
ｉ番目のエントリの第１アドレスタグ比較器407iにより
信号線4001iとｊ番目のエントリの第１アドレスタグ比
較器407jにより信号線4001jに信号が現れる。また、第
２アドレスタグ比較器408において信号線1001から得ら
れるアドレスｎの上位29ビット前アドレスラッチ404の
値との一致が検出され、ｋ番目のエントリの第２アドレ
スタグ比較器408kにより信号線4002kとｍ番目のエント
リの第２アドレスタグ比較器408mにより信号線4002mに
信号が現れる。信号線4001および信号線4002を受けて各
エントリの読出しエントリ優先回路409が以下のように
働く。

（１）ｉ番目のエントリの読出しエントリ優先回路409i 減算器413iにおいて分岐位置識別ラッチ405iの値から半
語識別レジスタ２の値を減じた結果キャリCRYが０にな
り、論理回路415iは論理０を出力する。これを受けて論
理回路416iの３つのオープンコレクタのゲートは論理１
を出力するため信号線4006、信号線4007、信号線4008を
低電位にすることはない。また、信号線4003iには論理
０が出力される。以上は、分岐命令Bcc0が命令キャッシ
ュ３から読出される４半語に含まれないことによる。

（２）ｊ番目のエントリの読出しエントリ優先回路409j 減算器413jにおいて分岐位置識別ラッチ405jのの値から
半語識別レジスタ２の値を減じた結果キャリCRYが１に
なり、論理回路415jは信号線4001jに示される論理１と
により論理１を出力する。また減算結果OUTは値０にな
り、デコーダ414jは０を示す出力線を論理１にする。こ
れらを受けて論理回路416jは最上段のオープンコレクタ
のゲートに論理０を出力するため信号線4006が低電位に
なり、信号線4003jには論理１が出力される。以上は、
分岐命令Bcc1が命令キャッシュ３から読出される４半語
に含まれ、分岐命令Bcc1のアドレスが読出しアドレスに
最も近いことによる。

（３）ｋ番目のエントリの読出しエントリ優先回路409k 減算器413kにおいて分岐位置識別ラッチ405kの値から半
語識別レジスタ２の値を減じた結果キャリCRYが０にな
り、論理回路415kは信号線4002kに示される論理１とに
より論理１を出力する。また減算結果OUTは値３にな
り、デコーダ414kは３を示す出力線を論理１にする。し
かし信号線4006が低電位、即ち論理０であるため論理回
路416kはいずれのオープンコレクタのゲートにも論理０
を出力できず、信号線4003kには論理０が出力される。
以上は、分岐命令Bcc2が命令キャッシュ３から読出され
る４半語に含まれるが、他により読出しアドレスに近い
アドレスに分岐命令が存在することによる。

（４）ｍ番目のエントリの読出しエントリ優先回路409m 減算器413mにおいて分岐位置識別ラッチ405mの値から半
語識別レジスタ２の値を減じた結果キャリCRYが１にな
り、論理回路415mは論理０を出力する。これを受けて論
理回路416mの３つのオープンコレクタのゲートは論理１
を出力するため信号線4006、信号線4007、信号線4008を
低電位にすることはない。また、信号線4003mには論理
０が出力される。以上は、分岐命令Bcc3が命令キャッシ
ュ３から読出される４半語に含まれないことによる。

読出しエントリ優先回路409jからの信号線400jによるデ
ータドライバ410jが作動し、データラッチ406jに保持し
ている分岐命令Bcc1の分岐先アドレスの上位31ビットが
信号線1009に出力される。また信号線4003jにより論理
和回路412は信号線1010にヒット信号を出力する。

ポインタ入力セレク６は信号線1010のヒット信号を受け
て、読出しポインタ１の入力をポインタ増分器５の出力
から分岐履歴テーブル４の信号線1009で得られる分岐命
令Bcc1の分岐先アドレスの上位29ビットに切換え、同時
に信号線1009の下位２ビットで得られる分岐命令Bcc1の
分岐先アドレスの半語識別２ビットを半語識別レジスタ
２に格納する。続いて命令キャッシュ３は、同様に読出
しポインタ１と半語識別レジスタ２の値に基づいて、分
岐命令Bcc1の分岐先アドレスで示される４半語の読出し
を行なう。

以上のように本実施例によれば、アドレスデコーダ304
でエントリを２つ選択し、この２つのエントリのアドレ
スタグを第１アドレスタグ比較器316と第２アドレスタ
グ比較器317で比較して２つのエントリに格納されてい
る命令コードが連続することを検証するとともに、デー
タドライバ312〜315を半語識別レジスタ２の値で制御す
ることにより、この２つのエントリから命令のアライメ
ントに関係なく任意の読出しアドレスによって示される
４半語の語長の命令コードを読出すことのできる命令キ
ャッシュを実現することができる。

また本実施例によれば、エントリに分岐命令の４半語境
界のアドレスの１つの前の４半語境界のアドレスを格納
する前アドレスラッチ404とそれと読出しアドレスの一
致を検出する第２アドレスタグ比較器408を設けて命令
キャッシュ３が読出す半語を完全に含む４半語境界に整
列した８半語中に存在する分岐命令の分岐先アドレスを
格納する全エントリを抽出し、読出しエントリ優先回路
409で半語識別レジスタ２の値と分岐命令のアドレスの
半語識別２ビットで選択を行なうことにより、読出しア
ドレスを起点とする４半語内の最も読出しアドレスに近
い位置にある分岐命令の分岐先アドレスを読出すことの
できる分岐履歴テーブルを実現することができる。

また本実施例によれば、読出しアドレスで命令キャッシ
ュ３と分岐履歴テーブル４を検索し、分岐履歴テーブル
４がヒットしたとき、分岐履歴テーブル４から得られる
分岐先アドレスで再び命令キャッシュ３と分岐履歴テー
ブル４を検索することにより、命令アライメントに関係
なく常に４半語の命令コードを読出すことができ、また
読出された命令コードの中に分岐命令がいずれの位置に
あってもまた複数の分岐命令が含まれていても最初に実
行されるべき分岐命令の分岐の予測だけを行なう命令読
出し装置を実現することができる。

第７図は本発明の第２の実施例のキャッシュ装置と命令
読出し装置における命令キャッシュ３の詳細構成図を示
すものである。他の構成要素は第１図に示す第１の実施
例と同一である。第７図において、321はアドレスの上
位29ビットを格納し読出しポインタ１の値で検索を行な
うアドレスタグ部、322は４半語境界に整列した64ビッ
トの命令コードを格納しアドレスタグ部321で検索され
たエントリの命令コードを半語識別レジスタ２の値で選
択し４半語の命令コードを出力するデータ部、323はア
ドレスの上位29ビットを保持するアドレスラッチ、324
はアドレスの上位29ビットから１減算した値を保持する
前アドレスラッチ、325、326、327、328はそれぞれ４半
語境界に整列した命令コードの第１半語、第２半語、第
３半語、第４半語を保持するデータラッチ、329はアド
レスラッチ323の値と読出しポインタ１に保持された読
出しアドレスとの一致を検出する第１アドレスタグ比較
器、330は前アドレスラッチ324の値と読出しポインタ１
に保持された読出しアドレスとの一致を検出する第２ア
ドレスタグ比較器、331は命令コードを書込むエントリ
のデータラッチ325に対してその第１半語を書込み、第
１アドレスタグ比較器329で一致が検出されるエントリ
のデータラッチ325に対して半語識別レジスタ２の値が
０ならば読出しを行ない、第２アドレスタグ比較器330
で一致が検出されるエントリのデータラッチ325に対し
て半語識別レジスタ２の値が１以上ならば読出しを行な
うデータドライバ、332は命令コードを書込むエントリ
のデータラッチ326に対してその第１半語を書込み、第
１アドレスタグ比較器329で一致が検出されるエントリ
のデータラッチ326に対して半語識別レジスタ２の値が
１以下ならば読出しを行ない、第２アドレスタグ比較器
330で一致が検出されるエントリのデータラッチ326に対
して半語識別レジスタ２の値が２以上ならば読出しを行
なうデータドライバ、333は命令コードを書込むエント
リのデータラッチ327に対してその第１半語を書込み、
第１アドレスタグ比較器329で一致が検出されるエント
リのデータラッチ327に対して半語識別レジスタ２の値
が２以下ならば読出しを行ない、第２アドレスタグ比較
器330で一致が検出されるエントリのデータラッチ327に
対して半語識別レジスタ２の値が３ならば読出しを行な
うデータドライバ、334は命令コードを書込むエントリ
のデータラッチ328に対してその第１半語を書込み、第
１アドレスタグ比較器329で一致が検出されるエントリ
のデータラッチ328に対して読出しを行なうデータドラ
イバで、323から334の添字ｉ、ｊはそれぞれｉ番目、ｊ
番目のエントリを示す。335はアドレスの上位29ビット
から１を減算するアドレス減算器、336はすべての第１
アドレスタグ比較器329の出力の論理和をとる第１論理
和回路、337はすべての第２アドレスタグ比較器330の出
力の論理和をとる第２論理和回路、338は第１論理和回
路336と第２論理和回路337の出力の論理積をとり、第１
アドレスタグ比較器329で一致が検出されるエントリと
第２アドレスタグ比較器330で一致が検出されるエント
リの命令コードが連続することを示す信号を生成する論
理積回路、339は命令コードをデータ部322に格納する際
に書込むエントリを決定する入換エントリ決定回路であ
る。

以上のように構成された第２の実施例のキャッシュ装置
と命令読出し装置について、以下その動作を説明する。
ただしここでは第１の実施例と異なる命令キャッシュ３
の書込み動作と読出し動作のみの説明を行なう。他は第
１の実施例の動作と同一である。

＜命令キャッシュ３への書込み＞ 半語識別レジスタ２の値を無視して外部にある記憶装置
から４半語境界に区切られた４半語の命令コードの読出
しを行ない、このときの読出しアドレスの上位29ビット
（下位３ビットは０につき不要）と読出した64ビットの
命令コードとをそれぞれ信号線1003と信号線1004とを通
じて命令キャッシュ３に格納する。命令キャッシュでは
入換エントリ決定回路339で格納するエントリを選択す
る。ここで第７図に示すｉ番目のエントリが選択された
とすると、信号線1003からアドレスの上位29ビットを取
込みアドレスラッチ323iに書込むとともに、アドレス減
算器335で１減算し信号線3013を通じ前アドレスラッチ3
24iに書込む。同様にデータドライバ331i、データドラ
イバ332i、データドライバ333i、データドライバ334iが
作動し、信号線1004からそれぞれ命令コードの第１半
語、第２半語、第３半語、第４半語を取込み、データラ
ッチ325i、データラッチ326i、データラッチ327i、デー
タラッチ328iに書込む。

＜命令キャッシュ３からの読出し＞ ここでの読出しアドレスは４半語境界上のアドレスでな
くてもよい。簡単化のために再び第５図の命令配置図を
示す例を用いて説明する。ここで４半語境界のアドレス
ｎの４半語の命令コードがｉ番目のエントリに、次の４
半語境界のアドレスｎ＋８の４半語の命令コードがｊ番
目のエントリに格納されているものとすると、アドレス
ラッチ323iにはアドレスｎの上位29ビットが、アドレス
ラッチ323jにはアドレスｎ＋８の上位29ビット（即ち、
アドレスｎの上位29ビット＋１）が、前アドレスラッチ
324iにはアドレスｎの上位29ビット−１が、前アドレス
ラッチ324jにはアドレスｎ＋８の上位29ビット−１（即
ち、アドレスｎの上位29ビット）が格納され、データラ
ッチ325i〜328iには命令コードOP0〜OP3が、データラッ
チ325j〜328jには命令コードOP4〜OP7が格納されてい
る。この命令キャッシュ３に対してアドレスｎ、アドレ
スｎ＋２、アドレスｎ＋４、アドレスｎ＋６のいずれか
の読出しアドレスで読出す場合を想定する。このとき読
出しポインタ１の値はアドレスｎの上位29ビット、半語
識別レジスタ２の値はそれぞれ０、１、２、３である。
第１アドレスタグ比較器329において信号線1001から得
られるアドレスｎの上位29ビットとアドレスラッチ323
の値との一致が検出され、ｉ番目のエントリの第１アド
レスタグ比較器329iにより信号線3011iに信号が現れ
る。また、第２アドレスタク比較器330において信号線1
001から得られるアドレスｎの上位29ビットと前アドレ
スラッチ324の値との一致が検出され、ｊ番目のエント
リの第２アドレスタグ比較器330jにより信号線3012jに
信号が現れる。信号線3011iと信号線3012jの信号を受け
てデータドライバ312i〜314jが作動するが、信号線1002
で得られる半語識別レジスタ２の値によって動作が異な
る。

（１）半語識別レジスタ２の値が０のとき 信号線3011iの信号および信号線1002の値によりデータ
ドライバ331i、データドライバ332i、データドライバ33
3i、データドライバ334iが作動し、データラッチ325i、
データラッチ326i、データラッチ327i、データラッチ32
8iに保持している４半語境界に整列した命令コードの第
１半語OP0、第２半語OP1、第３半語OP2、第４半語OP3が
それぞれ信号線3014、信号線3015、信号線3016、信号線
3017に出力され、読出しポインタ１と半語識別レジスタ
２に格納される読出しアドレスｎで示される４半語境界
の第１半語から始まる４半語の命令コードが信号線1005
から同図（ｂ）に示すように得られる。

（２）半語識別レジスタ２の値が１のとき信号線3011i
の信号および信号線1002の値によりデータドライバ332
i、データドライバ333i、データドライバ334iが、信号
線3012jの信号および信号線1002の値によりデータドラ
イバ331iが作動し、データラッチ326i、データラッチ32
7i、データラッチ328iに保持している４半語境界に整列
した命令コードの第２半語OP1、第３半語OP2、第４半語
OP3と、データラッチ325jに保持している上に続く４半
語境界に整列した命令コードの第１半語OP4がそれぞれ
信号線3015、信号線3016、信号線3017、信号線3014に出
力され、読出しポインタ１と半語識別レジスタ２に格納
される読出しアドレスｎ＋２で示される４半語境界の第
２半語から始まる４半語の命令コードが信号線1005から
同図（ｃ）に示すように得られる。

（３）半語識別レジスタ２の値が２のとき 信号線3011iの信号および信号線1002の値によりデータ
ドライバ333i、データドライバ334iが、信号線3012jの
信号および信号線1002の値によりデータドライバ331j、
データドライバ332jが作動し、データラッチ327i、デー
タラッチ328iに保持している４半語境界に整列した命令
コードの第３半語OP2、第４半語OP3と、データラッチ32
5j、データラッチ326jに保持している上に続く４半語境
界に整列した命令コードの第１半語OP4、第２半語OP5が
それぞれ信号線3016、信号線3017、信号線3014、信号線
3015に出力され、読出しポインタ１と半語識別レジスタ
２に格納される読出しアドレスｎ＋４で示される４半語
境界の第３半語から始まる４半語の命令コードが信号線
1005から同図（ｄ）に示すように得られる。

（４）半語識別レジスタ２の値が３のとき 信号線3011iの信号および信号線1002の値によりデータ
ドライバ334iが、信号線3012jの信号および信号線1002
の値によりデータドライバ331j、データドライバ332j、
データドライバ333jが作動し、データラッチ328iに保持
している４半語境界に整列した命令コードの第４半語OP
3と、データラッチ325j、データラッチ326j、データラ
ッチ327jに保持している上に続く４半語境界に整列した
命令コードの第１半語OP4、第２半語OP5、第３半語OP6
がそれぞれ信号線3017、信号線3014、信号線3015、信号
線3016に出力され、読出しポインタ１と半語識別レジス
タ２に格納される読出しアドレスｎ＋６で示される４半
語境界の第４半語から始まる４半語の命令コードが信号
線1005から同図（ｅ）に示すように得られる。

また、信号線3011iと信号線3012jの信号を受けて、論理
和回路336および論理和回路337はともに論理１の信号を
出力し、論理積回路338はｉ番目とｊ番目のエントリが
ヒットしこれらの命令コードが連続することを示す信号
を信号線1006に出力する。

以上のように第２の実施例によれば、命令コードの４半
語境界のアドレスの１つ前の４半語境界のアドレスを格
納する前アドレスラッチ324とその値と読出しアドレス
の一致を検出する第２アドレスタグ比較器330をエント
リに設け、読出しポインタに保持される４半語境界のア
ドレスまたはその次の４半語境界のアドレスをアドレス
タグ部321に持つ２つのエントリを抽出し、データドラ
イバ331〜334を半語識別レジスタ２の値で制御すること
により、この２つのエントリから命令のアライメントに
関係なく任意の読出しアドレスによって示される４半語
の語長の命令コードを読出すことのできる命令キャッシ
ュを実現することができる。

なお第１の実施例において、命令キャッシュ３を読出す
ときに第１アドレスタグ比較器316と第２アドレスタグ
比較器317により選択された前後２つのエントリのデー
タ部の命令コードが連続することを検証しているが、命
令キャッシュ３の各エントリにそのエントリの命令コー
ドがその前のエントリの命令コードと連続することを示
すフラグを設けて、連続した命令コードを相前後するエ
ントリに格納するときにこのフラグを立て、読出すとき
に選択された前後２つのエントリのデータ部の命令コー
ドが連続することをこのフラグより検証してもよい。

また第１の実施例において、命令キャッシュ３にアドレ
スデコーダ304の出力線と半語識別レジスタ２の値とで
制御するデータドライバ312〜314とアドレスデコーダ30
4の出力のみで作動するデータドライバ315とを設け、ア
ドレスデコーダ304で選択される２つのエントリのデー
タラッチ306〜309に格納されている８半語から目的の４
半語を選択して出力しているが、命令キャッシュ３には
アドレスデコーダ304の出力のみで作動するデータドラ
イバのみを設け、アドレスデコーダ304で選択される２
つのエントリのデータラッチ306〜309に格納されている
８半語または最後の半語を除く７半語を出力するように
し、命令キャッシュ３の外部で半語識別レジスタ２の値
をもとにして８半語または７半語から目的の４半語を選
択してもよい。

また第１の実施例において、命令キャッシュ３のエント
リ数を128に設定しているが、任意のエントリ数で実施
可能である。エントリ数を２のｎ乗（本実施例ではｎ＝
７）とするとき、セレクタ303、アドレスデコーダ304の
ビット数をｎ、アドレスタグ部301のすべての構成要素
および第１アドレスタグ比較器316、第２アドレスタグ
比較器317のビット数を29−ｎにすればよい。

また、第１の実施例または第２の実施例において、命令
キャッシュ３のデータ部302またはデータ部322の１つの
エントリに４半語境界に整列した４半語を格納し、連続
した命令コードを保持する２つのエントリから目的の４
半語を選択しているが、データ部の１つのエントリに２
半語境界に整列した２半語あるいは１半語のみを格納
し、連続した命令コードを保持する３つのエントリある
いは４つのエントリから目的の４半語を選択するか、逆
にデータ部の１つのエントリに８半語境界に整列した８
半語あるいはそれ以上の命令コードを格納し、連続した
命令コードを保持する２つのエントリから目的の４半語
を選択するようにしてもよい。

また第１の実施例また第２の実施例において、分岐履歴
テーブル４に前アドレスラッチ404とアドレス減算器411
を設けて分岐履歴テーブル４に分岐先アドレスを書込む
ときに分岐命令のアドレスの上位29ビットとその値から
１を減じた値をともにアドレスタグ部401に格納し、分
岐履歴テーブル４を検索するときに読出しアドレスの上
位29ビットがこのどちらかにヒットするエントリを検出
しているが、読出しアドレスの上位29ビットに１を加え
るアドレス加算器を設け、アドレスタグ部401にはアド
レスの上位29ビットのみを格納しておき、分岐履歴テー
ブル４を検索するときにアドレスタグ部401の値が読出
しアドレスの上位29ビットまたは読出しアドレスの上位
29ビットに１を加えたものにヒットするエントリを検出
するようにしてもよい。

また第１の実施例または第２の実施例において、分岐履
歴テーブル４の読出しエントリ優先回路409は減算器41
3、デコーダ414、論理回路415および論理回路416を個別
の要素として構成しているが、回路の簡単化を図るため
全体を１つにして同じ機能をさせてもよい。

また第２の実施例において、命令キャッシュ３に前アド
レスラッチ324とアドレス減算器335を設けて命令キャッ
シュ３に命令コードを書込むときにアドレスの上位29ビ
ットとその値から１を減じた値をともにアドレスタグ部
321に格納し、命令キャッシュ３から命令コードを読出
すときに読出しアドレスの上位29ビットがこのどちらか
にヒットするエントリを検索しているが、読出しアドレ
スの上位29ビットに１を加えるアドレス加算器を設け、
アドレスタグ部321にはアドレスの上位29ビットのみを
格納しておき、命令キャッシュ３から命令コードを読出
すときにアドレスタグ部321の値が読出しアドレスの上
位29ビットまたは読出しアドレスの上位29ビットに１を
加えたものにヒットするエントリを検索するようにして
もよい。

また第２の実施例において、命令キャッシュ３に第１ア
ドレスタグ比較器329および第２アドレスタグ比較器330
の出力線と半語識別レジスタ２の値とで制御するデータ
ドライバ331〜333と第１アドレスタグ比較器329の出力
のみで作動するデータドライバ334とを設け、第１アド
レスタグ比較器329および第２アドレスタグ比較器330で
選択される２つのエントリのデータラッチ325〜328に格
納されている８半語から目的の４半語を選択して出力し
ているが、命令キャッシュ３には第１アドレスタグ比較
器329または第２アドレスタグ比較器330の出力で作動す
るデータドライバのみを設け、選択される２つのエント
リのデータラッチ325〜328に格納されている８半語また
は最後の半語を除く７半語を出力するようにし、命令キ
ャッシュ３の外部で半語識別レジスタ２の値をもとにし
て８半語または７半語から目的の４半語を選択してもよ
い。

また第１の実施例は命令キャッシュ３をダイレクトマッ
プ方式で構成し、第２の実施例はフルアソシアティブ方
式で構成しているが、セットアソシアティブ方式で構成
してもよい。

発明の効果 以上説明したように、本発明によれば、主記憶上の記憶
内容のアライメントに関係なく任意の読出しアドレによ
って示される目的とする語長の記憶内容を読出すことが
できる。

また本発明によれば、読出しアドレスを起点とする予め
定めた語長内の最も読出しアドレスに近い位置にある分
岐命令の分岐先アドレスを読出すことができる。

また本発明によれば、常に予め定めた語数の命令列を読
出すことができ、読出された命令列の中に分岐命令がい
ずれの位置にあってもまた複数の分岐命令が含まれてい
ても最初に実行されるべき分岐命令の分岐の予測を行な
うことができる。

また本発明によれば、構造が規則的な繰返しになってい
るため、半導体集積回路上に実現する場合でも、実装密
度の低下は伴わず、また設計期間の増加も最小限に抑え
ることができる。

以上に示すように、本発明の実用的効果はきわめて大き
い。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるキャッシュ装置
と命令読出し装置の構成図、第２図は同実施例の命令キ
ャッシュ３の詳細構成図、第３図は同実施例の分岐履歴
テーブル４の詳細構成図、第４図は同実施例の分岐履歴
テーブル４の読出しエントリ優先回路409の詳細構成
図、第５図は第１および第２の実施例の命令キャッシュ
３の動作を説明する命令配置図、第６図は第１の実施例
の分岐履歴テーブル４の動作を説明する命令配置図、第
７図は本発明の第２の実施例のキャッシュ装置と命令読
出し装置における命令キャッシュ３の詳細構成図、第８
図は従来のキャッシュ装置と命令読出し装置の構成図、
第９図は同従来例の命令キャッシュ８の詳細構成図、第
10図は同従来例の分岐履歴テーブル９の詳細構成図であ
る。第11図は同従来例の分岐履歴テーブル９の動作を説
明する命令配置図である。 １……読出しポインタ、２……半語識別レジスタ、３…
…命令キャッシュ、４……分岐履歴テーブル、５……ポ
インタ増分器、６……ポインタ入力セレクタ、301……
アドレスタグ部、302……データ部、303……アドレスセ
レクタ、304……アドレスデコーダ、305……アドレスラ
ッチ、306、307、308、309……データラッチ、310、311
……アドレスドライバ、312、313、314、315……データ
ドライバ、316……第１アドレスタグ比較器、317……第
２アドレスタグ比較器、318……論理積回路、321……ア
ドレスタグ部、322……データ部、323……アドレスラッ
チ、324……前アドレスラッチ、325、326、327、328…
…データラッチ、329……第１アドレスタグ比較器、330
……第２アドレスタグ比較器、331、332、333、334……
データドライバ、334……アドレス減算器、336、337…
…論理和回路、338……論理積回路、339……入換エント
リ決定回路、401……アドレスタグ部、402……データ
部、403……アドレスラッチ、404……前アドレスラッ
チ、405……分岐位置識別レジスタ、406……データラッ
チ、407……第１アドレスタグ比較器、408……第２アド
レスタグ比較器、409……読出しエントリ優先回路、410
……データドライバ、411……アドレス減算器、412……
論理和回路、413……減算器、414……デコーダ、415、4
16……論理回路、417……入換エントリ決定回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松崎 敏道 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭62−72042（ＪＰ，Ａ) 特開 昭63−56731（ＪＰ，Ａ) 特開 昭59−91551（ＪＰ，Ａ)

Claims (9)

【特許請求の範囲】
1. 【請求項１】命令の最小語長に分割されかつ一定の語数
   からなる命令列と前記命令列を特定するアドレスとを対
   にして格納した複数の対からなる記憶手段と、前記記憶
   手段の命令列とアドレスとの複数の対の中から命令読出
   しアドレスに基づいて少なくとも２つの対を同時に選び
   出す検索手段と、前記検索手段によって同時に選び出さ
   れた少なくとも２つの対に格納されている命令列を命令
   の最小語長毎に１つを選択して出力する記憶内容選択手
   段とを備え、前記記憶手段に格納されている命令列のア
   ドレス境界にかかわらず前記命令読出しアドレスにより
   先頭が特定される一定の語数の命令列を取り出すことを
   特徴とするキャッシュ装置。
2. 【請求項２】前記検索手段が、記憶手段中に格納されて
   いるアドレスが命令読出しアドレスの一部もしくは全部
   に一致する対と前記対に格納されているアドレスに連続
   するアドレスを格納している少なくとも１つの対とを同
   時に選び出すことを特徴とする請求項１記載のキャッシ
   ュ装置。
3. 【請求項３】前記記憶手段が、２バイトに分割されかつ
   ８バイトからなる命令列と前記命令列の先頭バイトまた
   は末尾バイトのアドレスの下位３ビットを削除したアド
   レスとを対にして格納した複数の対からなり、前記検索
   手段が、記憶手段中に格納されているアドレスが命令読
   出しアドレスの下位３ビットを削除したアドレスに一致
   する対と前記対に格納されているアドレスに１を加えた
   アドレスを格納しているもう１つの対とを同時に選び出
   し、前記記憶内容選択手段が、前記検索手段によって同
   時に選び出された２つの対に格納されている命令列を２
   バイト毎に１つを選択することにより、前記記憶手段に
   格納されている命令列が８バイト境界で区切られている
   にもかかわらず前記命令読出しアドレスにより先頭が特
   定される８バイトの命令列を取り出すことを特徴とする
   請求項１記載のキャッシュ装置。
4. 【請求項４】前記記憶手段が、命令を最小語長に分割さ
   れかつ一定の語数からなる命令列と前記命令列を特定す
   るアドレスおよび前記アドレスから一定値を減じた値の
   組とを対にして格納した複数の対からなり、前記検索手
   段が、前記記憶手段中に格納されているアドレスまたは
   一定値を減じた値が命令読出しアドレスの一部もしくは
   全部に一致する少なくとも２つの対を同時に選び出すこ
   とを特徴とする請求項１記載のキャッシュ装置。
5. 【請求項５】前記記憶手段が、２バイトに分割されかつ
   ８バイトからなる命令列と前記命令列の先頭バイトまた
   は末尾バイトのアドレスの下位３ビットを削除したアド
   レスおよび前記した下位３ビットを削除したアドレスか
   らさらに１を減じたアドレスの組とを対にして格納した
   複数の対からなり、前記検索手段が、前記記憶手段中に
   格納されているアドレスに一致する対と１を減じたアド
   レスが命令読出しアドレスの下位３ビットを削除したア
   ドレスに一致する対とを同時に選び出し、前記記憶内容
   選択手段が、前記検索手段によって同時に選び出された
   ２つの対に格納されている命令列を２バイト毎に１つを
   選択することにより、前記記憶手段に格納されている命
   令列が８バイト境界で区切られているにもかかわらず前
   記命令読出しアドレスにより先頭が特定される８バイト
   の命令列を取り出すことを特徴とする請求項１記載のキ
   ャッシュ装置。
6. 【請求項６】分岐命令の分岐先アドレスと前記分岐命令
   のアドレスおよび前記アドレスから一定値を減じた値の
   組とを対にして格納した複数の対からなる記憶手段と、
   前記記憶手段中の分岐先アドレスと分岐命令のアドレス
   および一定値を減じた分岐命令のアドレスの組との複数
   の対の中から格納されている分岐命令のアドレスが命令
   読出しアドレスの一部もしくは全部に一致する対を選び
   出す第一の検索手段と、前記第一の検索手段によって選
   び出された対の中から格納されている分岐命令のアドレ
   スから命令読出しアドレスを減じた差が零かもしくは正
   になる場合は前記差が最も小さくなる対を選択して前記
   対に格納されている分岐先アドレスを出力し前記差が負
   になる場合は何も出力しない第一の記憶内容選択手段
   と、前記記憶手段中の分岐先アドレスと分岐命令のアド
   レスおよび一定値を減じた分岐命令のアドレスの組との
   複数の対の中から格納されている一定値を減じた分岐命
   令のアドレスが命令読出しアドレスの一部もしくは全部
   に一致する対を選び出す第二の検索手段と、前記第一の
   記憶内容選択手段が何も出力しない時に前記第二の検索
   手段によって選び出された対の中から格納されている一
   定値を減じた分岐命令のアドレスから命令読出しアドレ
   スを減じた差が負でその絶対値が最も小さくなる対を選
   択して前記対に格納されている分岐先アドレスを出力す
   る第二の記憶内容選択手段とからなる分岐履歴テーブル
   を備え、命令読出しアドレスにより前記分岐履歴テーブ
   ルを参照し、前記命令読出しアドレスにより先頭が特定
   される命令列中の最も前記命令読出しアドレスに近い位
   置にある分岐命令の分岐先アドレスを取り出して分岐予
   測を行うことを特徴とする命令読出し装置。
7. 【請求項７】前記記憶手段が、分岐命令の分岐先アドレ
   スと前記分岐命令のアドレスの下位３ビットを削除した
   第１アドレスおよび前記した下位３ビットを削除したア
   ドレスからさらに１を減じた第２アドレスの組とを対に
   して格納した複数の対からなり、前記第一の検索手段
   が、前記記憶手段中に格納されている前記第１アドレス
   が命令読出しアドレスの下位３ビットを削除したアドレ
   スに一致する対を選び出し、前記第一の記憶内容選択手
   段が、前記第一の検索手段によって選び出された対の中
   から格納されている前記第１アドレスから命令読出しア
   ドレスの下位３ビットを削除したアドレスを減じた差が
   零かもしくは正になる場合にのみ前記差が最も小さくな
   る対を選択して前記対に格納されている分岐先アドレス
   を出力し、前記第二の検索手段が、前記記憶手段中に格
   納されている前記第２アドレスが命令読出しアドレスの
   下位３ビットを削除したアドレスに一致する対を選び出
   し、前記第二の記憶内容選択手段が、前記第一の記憶内
   容選択手段が何も出力しない時に前記第二の検索手段に
   よって選び出された対の中から格納されている前記第２
   アドレスから命令読出しアドレスの下位３ビットを削除
   したアドレスを減じた差が負でその絶対値が最も小さく
   なる対を選択して前記対に格納されている分岐先アドレ
   スを出力することにより、前記命令読出しアドレスによ
   り先頭が特定される８バイトの命令列中の最も前記命令
   読出しアドレスに近い位置にある分岐命令の分岐先アド
   レスを取り出して分岐予測を行うことを特徴とする請求
   項６記載の命令読出し装置。
8. 【請求項８】請求項１または２または４記載のキャッシ
   ュ装置を備え、キャッシュ装置における記憶手段に格納
   されている命令列のアドレス境界にかかわらず前記命令
   読出しアドレスにより先頭が特定される一定の語数の命
   令列を取り出すとともに取り出された命令列中に分岐命
   令がいずれの位置にあってもまた複数の分岐命令が含ま
   れていても最初に実行されるべき分岐命令の分岐の予測
   を行うことを特徴とする請求項６記載の命令読出し装
   置。
9. 【請求項９】請求項３または５記載のキャッシュ装置を
   備え、キャッシュ装置における記憶手段に格納されてい
   る命令列が８バイト境界で区切られているにもかかわら
   ず前記命令読出しアドレスにより先頭が特定される８バ
   イトの命令列を取り出すとともに取り出された８バイト
   の命令列中に分岐命令がいずれの位置にあってもまた複
   数の分岐命令が含まれていても最初に実行されるべき分
   岐命令の分岐の予測を行うことを特徴とする請求項７記
   載の命令読出し装置。