JPH0778761B2 - メモリ読み出し処理時間短縮回路 - Google Patents
メモリ読み出し処理時間短縮回路Info
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- JPH0778761B2 JPH0778761B2 JP30551988A JP30551988A JPH0778761B2 JP H0778761 B2 JPH0778761 B2 JP H0778761B2 JP 30551988 A JP30551988 A JP 30551988A JP 30551988 A JP30551988 A JP 30551988A JP H0778761 B2 JPH0778761 B2 JP H0778761B2
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- JP
- Japan
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- command
- unit
- processing time
- memory
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- 230000015654 memory Effects 0.000 title claims description 27
- 238000004904 shortening Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、デイジタル信号処理の分野において、メモリ
に対する制御部の制御がシリアル・コマンドで行なわれ
る回路、さらに詳しく云えば当該回路でのメモリからの
読み出し処理時間を短縮する回路に関する。
に対する制御部の制御がシリアル・コマンドで行なわれ
る回路、さらに詳しく云えば当該回路でのメモリからの
読み出し処理時間を短縮する回路に関する。
（従来の技術） デイジタル信号を処理する分野では各メモリ回路に対し
送信、返信コマンドをシリアルにやり取りする処理が実
施されている。
送信、返信コマンドをシリアルにやり取りする処理が実
施されている。
かかる処理は、たとえメモリ内容が同一であつても、そ
れぞれのメモリ回路から個別に内容読み出しを行つてい
るので、メモリ回路がｎ個あれば読み出し処理もｎ回実
行する必要がある。
れぞれのメモリ回路から個別に内容読み出しを行つてい
るので、メモリ回路がｎ個あれば読み出し処理もｎ回実
行する必要がある。
上記メモリ回路は、例えば時間スイッチ（入力されたデ
ータを時間軸方向で任意に入れ替えるスイッチ）に用い
られており、時間スイッチは一度RAMに蓄え、別のRAMか
らの読み出し順序の指定により実現される。この別のRA
Mはコントロールメモリと呼ばれ、複数のコントロール
メモリが設けられている。このコントロールメモリへの
制御の短縮が必要となる。
ータを時間軸方向で任意に入れ替えるスイッチ）に用い
られており、時間スイッチは一度RAMに蓄え、別のRAMか
らの読み出し順序の指定により実現される。この別のRA
Mはコントロールメモリと呼ばれ、複数のコントロール
メモリが設けられている。このコントロールメモリへの
制御の短縮が必要となる。
（発明が解決しようとする課題） 従来の処理方法ではこのようにメモリ内容に関係なく、
ｎ個のメモリ回路が存在すれば、読み出し処理をｎ回行
なう。そこで、処理時間の短縮を図るため書き込みを同
一に行なうことが考えられるが、その返送はメモリ個別
に行われる。この場合、一つの送信コマンドに対し、複
数の返信コマンドが返つてくることになり、かえつて制
御部の処理が複雑になるだけで、時間短縮の効果は大き
くはなかつた。
ｎ個のメモリ回路が存在すれば、読み出し処理をｎ回行
なう。そこで、処理時間の短縮を図るため書き込みを同
一に行なうことが考えられるが、その返送はメモリ個別
に行われる。この場合、一つの送信コマンドに対し、複
数の返信コマンドが返つてくることになり、かえつて制
御部の処理が複雑になるだけで、時間短縮の効果は大き
くはなかつた。
本発明の目的は、各メモリ回路からの複数の返信コマン
ドを１つの返信コマンドに組立てることによりメモリ回
路読み出しの処理時間を短かくした処理時間短縮回路を
提供することにある。
ドを１つの返信コマンドに組立てることによりメモリ回
路読み出しの処理時間を短かくした処理時間短縮回路を
提供することにある。
（課題を解決するための手段） 前記目的を達成するために本発明によるメモリ読み出し
処理時間短縮回路は複数のメモリ回路に対する書き込
み、読み出し制御を制御部がシリアルコマンドで行なう
回路において、前記複数のメモリからそれぞれ読み出さ
れたデータを含む各入力コマンドの内容を比較するコマ
ンド比較部と、前記コマンド比較部結果に基づき一致／
不一致コマンドを組立て、１つの返信コマンドを前記制
御部に送るコマンド組立部と、前記コマンド比較部に対
しては比較すべきデータビツト部分を示す信号を、前記
コマンド組立部に対してはコマンドを組立てるべきビツ
ト部分を示す信号を送出するカウンタ部とから構成され
ている。
処理時間短縮回路は複数のメモリ回路に対する書き込
み、読み出し制御を制御部がシリアルコマンドで行なう
回路において、前記複数のメモリからそれぞれ読み出さ
れたデータを含む各入力コマンドの内容を比較するコマ
ンド比較部と、前記コマンド比較部結果に基づき一致／
不一致コマンドを組立て、１つの返信コマンドを前記制
御部に送るコマンド組立部と、前記コマンド比較部に対
しては比較すべきデータビツト部分を示す信号を、前記
コマンド組立部に対してはコマンドを組立てるべきビツ
ト部分を示す信号を送出するカウンタ部とから構成され
ている。
（実施例） 以下、図面を参照して本発明をさらに詳しく説明する。
第１図は本発明による処理時間短縮回路の一実施例を示
すブロツク図である。
すブロツク図である。
図示しない複数のメモリ回路から送られてくる入力コマ
ンド1,2……ｎ（シリアルコマンド）がコマンド比較部
１に入力される。
ンド1,2……ｎ（シリアルコマンド）がコマンド比較部
１に入力される。
各入力コマンドは各メモリ回路から読出されたデータを
含んでいる。
含んでいる。
コマンド比較部１は例えば入力コマンドが1,2,3とシリ
アルに送られてきた場合、入力コマンド１と２、１と３
というような方法で比較を行なう。
アルに送られてきた場合、入力コマンド１と２、１と３
というような方法で比較を行なう。
入力コマンドは例えば64ビツトで１フレームが構成さ
れ、有効データ部分５〜10ビツト目が比較される。
れ、有効データ部分５〜10ビツト目が比較される。
比較内容は例えばメモリ回路の０〜100番地のアドレス
に記憶されている101個のデータが比較対象となる。
に記憶されている101個のデータが比較対象となる。
カウンタ部３はコマンド比較部１に対して、比較すべき
ビツト部分、上記例では５〜10ビツト目を比較すべき信
号を出力する。
ビツト部分、上記例では５〜10ビツト目を比較すべき信
号を出力する。
コマンド組立部２はコマンド比較部１での比較結果にし
たがい、コマンド上に一致／不一致ビツトのフラグを立
てる。そして一致の場合は一致したデータを、不一致の
場合はオール“0"をデータビツトにセツトし、一つの返
信コマンドとして図示しない制御部へ送る。
たがい、コマンド上に一致／不一致ビツトのフラグを立
てる。そして一致の場合は一致したデータを、不一致の
場合はオール“0"をデータビツトにセツトし、一つの返
信コマンドとして図示しない制御部へ送る。
なお、不一致状態ではフラグで要求元へ返送される。一
致の場合はデータを含めて要求元へ返送される。
致の場合はデータを含めて要求元へ返送される。
カウンタ部３は上記例の５〜10ビツト目を比較する場合
であれば、例えば11ビツト目をフラグとしてセツトし、
データビツトに一致データ等をセツトするための信号を
出力する。
であれば、例えば11ビツト目をフラグとしてセツトし、
データビツトに一致データ等をセツトするための信号を
出力する。
以上、入力コマンドを64ビツト１フレームとし、５〜10
ビツト目を比較し、一致／不一致のフラグは11ビツトに
立てる実施例について説明したが、比較する部分は入力
コマンドの他の部分でも本発明は適用できる。
ビツト目を比較し、一致／不一致のフラグは11ビツトに
立てる実施例について説明したが、比較する部分は入力
コマンドの他の部分でも本発明は適用できる。
また、フラグを立てる部分も同様である。
（発明の効果） 以上、説明したように本発明は、複数のメモリ回路から
のコマンド上のデータを比較し、その結果を１つのコマ
ンドを組立て送出することにより同一内容を持つ複数の
メモリ回路に対する読み出し処理時間を短縮できるとい
う効果がある。
のコマンド上のデータを比較し、その結果を１つのコマ
ンドを組立て送出することにより同一内容を持つ複数の
メモリ回路に対する読み出し処理時間を短縮できるとい
う効果がある。
第１図は本発明によるメモリ読出処理時間短縮回路の実
施例を示すブロツク図である。 １…コマンド比較部 ２…コマンド組立部 ３…カウンタ部
施例を示すブロツク図である。 １…コマンド比較部 ２…コマンド組立部 ３…カウンタ部
Claims (1)
- 【請求項１】複数のメモリ回路に対する書き込み、読み
出し制御を制御部がシリアルコマンドで行なう回路にお
いて、前記複数のメモリからそれぞれ読み出されたデー
タを含む各入力コマンドの内容を比較するコマンド比較
部と、前記コマンド比較部結果に基づき一致／不一致コ
マンドを組立て、１つの返信コマンドを前記制御部に送
るコマンド組立部と、前記コマンド比較部に対しては比
較すべきデータビツト部分を示す信号を、前記コマンド
組立部に対してはコマンドを組立てるべきビツト部分を
示す信号を送出するカウンタ部とから構成されたことを
特徴とするメモリ読み出し処理時間短縮回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30551988A JPH0778761B2 (ja) | 1988-12-02 | 1988-12-02 | メモリ読み出し処理時間短縮回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30551988A JPH0778761B2 (ja) | 1988-12-02 | 1988-12-02 | メモリ読み出し処理時間短縮回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02151948A JPH02151948A (ja) | 1990-06-11 |
| JPH0778761B2 true JPH0778761B2 (ja) | 1995-08-23 |
Family
ID=17946128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30551988A Expired - Fee Related JPH0778761B2 (ja) | 1988-12-02 | 1988-12-02 | メモリ読み出し処理時間短縮回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778761B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009289071A (ja) * | 2008-05-29 | 2009-12-10 | Nec Access Technica Ltd | レジスタデータリード回路、半導体集積回路およびレジスタデータ出力方法 |
-
1988
- 1988-12-02 JP JP30551988A patent/JPH0778761B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009289071A (ja) * | 2008-05-29 | 2009-12-10 | Nec Access Technica Ltd | レジスタデータリード回路、半導体集積回路およびレジスタデータ出力方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02151948A (ja) | 1990-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |