JPH0778778B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0778778B2 JPH0778778B2 JP62173594A JP17359487A JPH0778778B2 JP H0778778 B2 JPH0778778 B2 JP H0778778B2 JP 62173594 A JP62173594 A JP 62173594A JP 17359487 A JP17359487 A JP 17359487A JP H0778778 B2 JPH0778778 B2 JP H0778778B2
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- Japan
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- bus
- port
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- microcomputer
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- 230000002093 peripheral effect Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Description
【発明の詳細な説明】 産業上の利用分野 本発明はマイクロコンピュータに関するものであり、よ
り特定的にはRAM（ランダムアクセスメモリ）マップドI
/O型のワンチップマイクロコンピュータに関する。
り特定的にはRAM（ランダムアクセスメモリ）マップドI
/O型のワンチップマイクロコンピュータに関する。
従来の技術 RAMマップドI/O型のワンチップマイクロコンピュータは
CPU（中央演算処理装置）内に設けられた命令デコーダ
からRAMに供給される制御信号の線路を分岐して各I/Oポ
ートに接続し、I/Oポートをアクセスするためのアドレ
ス割当をRAMのアドレス空間上に配置した構成をもって
いて、制御信号をRAMと共有するためアドレス信号をデ
コードするだけでI/Oポート用のレジスタ、データレジ
スタを追加できるという利点を有する。また、I/Oポー
ト専用の制御命令はなく、これを実行するための制御信
号線もないので、制御信号を出力する命令デコーダの規
模が小さくできる。
CPU（中央演算処理装置）内に設けられた命令デコーダ
からRAMに供給される制御信号の線路を分岐して各I/Oポ
ートに接続し、I/Oポートをアクセスするためのアドレ
ス割当をRAMのアドレス空間上に配置した構成をもって
いて、制御信号をRAMと共有するためアドレス信号をデ
コードするだけでI/Oポート用のレジスタ、データレジ
スタを追加できるという利点を有する。また、I/Oポー
ト専用の制御命令はなく、これを実行するための制御信
号線もないので、制御信号を出力する命令デコーダの規
模が小さくできる。
ところで、従来の斯種マイクロコンピュータはI/Oポー
ト間でデータ伝送を行いうるようになっているが、その
データはあくまでもディジタル量であって、リニアデー
タについては内部で伝送することができない。即ち、リ
ニアデータをI/Oポート間で内部伝送するという考え方
自体が従来のマイクロコンピュータには存在していな
い。
ト間でデータ伝送を行いうるようになっているが、その
データはあくまでもディジタル量であって、リニアデー
タについては内部で伝送することができない。即ち、リ
ニアデータをI/Oポート間で内部伝送するという考え方
自体が従来のマイクロコンピュータには存在していな
い。
発明が解決しようとする問題点 そのため従来は第２図に示すように１つのI/Oポート（1
5）に入っているリニアデータを他のI/Oポート（16）に
伝送させたい場合にはマイクロコンピュータ（17）の外
部に点線（18）で示す如く接続線を施して両I/Oポート
（15）（16）を外的に結合しなければならなかった。し
かしながら、このことは外付けピンが増加することにな
りマイクロコンピュータとしては好ましくなかった。
5）に入っているリニアデータを他のI/Oポート（16）に
伝送させたい場合にはマイクロコンピュータ（17）の外
部に点線（18）で示す如く接続線を施して両I/Oポート
（15）（16）を外的に結合しなければならなかった。し
かしながら、このことは外付けピンが増加することにな
りマイクロコンピュータとしては好ましくなかった。
尚、１つのI/Oポート（15）に入っているデータを他のI
/Oポート（16）に伝送させたい場合とは、例えばI/Oポ
ート（15）では４ビットのA/D変換機能しかなく、I/Oポ
ート（16）に８ビットのA/D変換機能が存在するとき、I
/Oポート（15）からI/Oポート（16）へアナログ信号を
伝送してI/Oポート（16）でA/D変換する場合等が挙げら
れる。また、従来例ではマイクロコンピュータ自体をア
ナログ信号用の配線として使うということもできにくか
った。
/Oポート（16）に伝送させたい場合とは、例えばI/Oポ
ート（15）では４ビットのA/D変換機能しかなく、I/Oポ
ート（16）に８ビットのA/D変換機能が存在するとき、I
/Oポート（15）からI/Oポート（16）へアナログ信号を
伝送してI/Oポート（16）でA/D変換する場合等が挙げら
れる。また、従来例ではマイクロコンピュータ自体をア
ナログ信号用の配線として使うということもできにくか
った。
本発明はこのような点に鑑みなされたものであって、I/
Oポート間のリニアデータ伝送を内部で行いうるように
したマイクロコンピュータを提供することを目的とす
る。
Oポート間のリニアデータ伝送を内部で行いうるように
したマイクロコンピュータを提供することを目的とす
る。
問題点を解決するための手段 上述の目的を達成するため本発明では、CPU内に設けら
れた命令デコーダと該命令デコーダからの制御信号が供
給されるRAM及び複数個のI/Oポートを備え該I/Oポート
をアクセスするためのアドレス割当をRAMのアドレス空
間上に配置したRAMマップドI/O型のワンチップマイクロ
コンピュータにおいて、リニアデータを伝送できるバス
を設けるとともに、少なくとも２つのI/Oポートに前記
バスに接続されたスイッチ手段と該スイッチ手段に接続
されたフラグ用レジスタをそれぞれ設け、前記フラグ用
レジスタはアドレスバスからのアドレス信号でアドレッ
シングされるとともにデータバスからのデータに基いて
前記スイッチ手段のON/OFFを制御するようになってい
る。
れた命令デコーダと該命令デコーダからの制御信号が供
給されるRAM及び複数個のI/Oポートを備え該I/Oポート
をアクセスするためのアドレス割当をRAMのアドレス空
間上に配置したRAMマップドI/O型のワンチップマイクロ
コンピュータにおいて、リニアデータを伝送できるバス
を設けるとともに、少なくとも２つのI/Oポートに前記
バスに接続されたスイッチ手段と該スイッチ手段に接続
されたフラグ用レジスタをそれぞれ設け、前記フラグ用
レジスタはアドレスバスからのアドレス信号でアドレッ
シングされるとともにデータバスからのデータに基いて
前記スイッチ手段のON/OFFを制御するようになってい
る。
作用 リニアデータが入っている送信側のI/Oポートのフラグ
用レジスタにフラグを立ててリニアデータをバスへ結合
する。このリニアデータはバスを介して受信側のI/Oポ
ートへ導かれ該受信側のフラグ用レジスタのフラグに基
づいて該受信側I/Oポートに取り込まれる。
用レジスタにフラグを立ててリニアデータをバスへ結合
する。このリニアデータはバスを介して受信側のI/Oポ
ートへ導かれ該受信側のフラグ用レジスタのフラグに基
づいて該受信側I/Oポートに取り込まれる。
実施例 以下、本発明の一実施例を図に基づいて説明する。第１
図において、（１）はCPU内に設けられるコントロール
バスコントローラであり、その出力はコントロールバス
（２）を通してRAM（３）へ供給されると共に第１のI/O
ポート（４）及び第２のI/Oポート（５）にも供給され
る。一方、CPU外に形成されたアドレスバスコントロー
ラ（６）の出力もアドレスバス（７）を通してRAM
（３）並びに第１、第２のI/Oポート（４）（５）へ与
えられるようになっている。（８）はデータバスであ
り、RAM（３）及び第１、第２のI/Oポート（４）（５）
に接続されている。尚、図の簡単化のためI/Oポートを
２つしか示していないが、実際には同様に接続された多
数のI/Oポートが設けられている。
図において、（１）はCPU内に設けられるコントロール
バスコントローラであり、その出力はコントロールバス
（２）を通してRAM（３）へ供給されると共に第１のI/O
ポート（４）及び第２のI/Oポート（５）にも供給され
る。一方、CPU外に形成されたアドレスバスコントロー
ラ（６）の出力もアドレスバス（７）を通してRAM
（３）並びに第１、第２のI/Oポート（４）（５）へ与
えられるようになっている。（８）はデータバスであ
り、RAM（３）及び第１、第２のI/Oポート（４）（５）
に接続されている。尚、図の簡単化のためI/Oポートを
２つしか示していないが、実際には同様に接続された多
数のI/Oポートが設けられている。
第１のI/Oポート（４）にはフラグ用のレジスタ（R1）
と、外部より入力を受けるバッファ（B1）、アナログス
イッチ（SW1）が設けられている。第２のI/Oポート
（５）にも同様にフラグ用のレジスタ（R2）、バッファ
（B2）、アナログスイッチ（SW2）がそれぞれ設けられ
ている。（９）は第２図に示すようにCPUコア（10）内
における周辺部に配設されたバス（以下「オプションバ
ス」という）であって、通常のデータバスやコントロー
ルバス、アドレスバスが取り扱うデータのビット数に応
じてその線路数が決定されるのに対し、このオプション
バスはそのようなビット数に無関係に線路数が選ばれた
補助的なバスである。尚、第２図において、（11）はCP
U、（12）はプログラム内蔵用のROM（リードオンリメモ
リ）、（３）は第１図にも示されるRAMである。
と、外部より入力を受けるバッファ（B1）、アナログス
イッチ（SW1）が設けられている。第２のI/Oポート
（５）にも同様にフラグ用のレジスタ（R2）、バッファ
（B2）、アナログスイッチ（SW2）がそれぞれ設けられ
ている。（９）は第２図に示すようにCPUコア（10）内
における周辺部に配設されたバス（以下「オプションバ
ス」という）であって、通常のデータバスやコントロー
ルバス、アドレスバスが取り扱うデータのビット数に応
じてその線路数が決定されるのに対し、このオプション
バスはそのようなビット数に無関係に線路数が選ばれた
補助的なバスである。尚、第２図において、（11）はCP
U、（12）はプログラム内蔵用のROM（リードオンリメモ
リ）、（３）は第１図にも示されるRAMである。
次に動作を説明する。今、第１のI/Oポート（４）に外
部よりリニアデータが与えられると、該リニアデータは
バッファ（B1）を介して入力されアナログスイッチ（SW
1）の一端に至る。一方、レジスタ（R1）はアドレスバ
スコントローラ（６）からのアドレス信号でアドレッシ
ングされると共にデータバス（８）からのデータに基づ
いてアナログスイッチ（SW1）をオンさせる。これによ
って、アナログデータはアナログスイッチ（SW1）を通
過してオプションバス（９）に結合され、第２のI/Oポ
ート（５）のアナログスイッチ（SW2）に至る。第２のI
/Oポート（５）のレジスタ（R2）はアドレス信号によっ
てアドレッシングされ且つデータバス（８）からのデー
タによってアナログスイッチ（SW2）をオンさせる。こ
のため、第１のI/Oポート（４）からオプションバス
（９）を通して伝送されてきたアナログデータは第２の
I/Oポート（５）に取り込まれる。第２のI/Oポート
（５）では、このアナログデータをバッファ（B2）を通
して外部へ出力することができる。第１図において、
（14）は前記アナログデータの伝送経路を示している。
オプションバス（９）が他の目的に使われている場合に
は、前記アナログデータの伝送を時分割によって行って
もよい。
部よりリニアデータが与えられると、該リニアデータは
バッファ（B1）を介して入力されアナログスイッチ（SW
1）の一端に至る。一方、レジスタ（R1）はアドレスバ
スコントローラ（６）からのアドレス信号でアドレッシ
ングされると共にデータバス（８）からのデータに基づ
いてアナログスイッチ（SW1）をオンさせる。これによ
って、アナログデータはアナログスイッチ（SW1）を通
過してオプションバス（９）に結合され、第２のI/Oポ
ート（５）のアナログスイッチ（SW2）に至る。第２のI
/Oポート（５）のレジスタ（R2）はアドレス信号によっ
てアドレッシングされ且つデータバス（８）からのデー
タによってアナログスイッチ（SW2）をオンさせる。こ
のため、第１のI/Oポート（４）からオプションバス
（９）を通して伝送されてきたアナログデータは第２の
I/Oポート（５）に取り込まれる。第２のI/Oポート
（５）では、このアナログデータをバッファ（B2）を通
して外部へ出力することができる。第１図において、
（14）は前記アナログデータの伝送経路を示している。
オプションバス（９）が他の目的に使われている場合に
は、前記アナログデータの伝送を時分割によって行って
もよい。
以上のようにして、マイクロコンピュータ内において１
つのI/Oポートから他のI/Oポートへリニアデータがその
まま伝送される。
つのI/Oポートから他のI/Oポートへリニアデータがその
まま伝送される。
本発明を実施するに際し特定のI/Oポートについてのみ
上記の構成を施してもよいし、３以上若しくは全てのI/
Oポートに上記の構成を施してもよい。
上記の構成を施してもよいし、３以上若しくは全てのI/
Oポートに上記の構成を施してもよい。
発明の効果 本発明によればアナログ信号をマイクロコンピュータの
内部のバスを通して１つのI/Oポートから他のI/Oポート
へ伝送できるので、外部接続線を通して他のI/Oポート
へ伝送する必要がなく外付けピンの数も少なくて済むと
いう効果がある。また、内部のバスを有効に活用できる
という効果もあり、本発明は極めて有用である。
内部のバスを通して１つのI/Oポートから他のI/Oポート
へ伝送できるので、外部接続線を通して他のI/Oポート
へ伝送する必要がなく外付けピンの数も少なくて済むと
いう効果がある。また、内部のバスを有効に活用できる
という効果もあり、本発明は極めて有用である。
第１図は本発明を実施したマイクロコンピュータを示す
要部のブロック図であり、第２図は全体を示す模式図で
ある。 （１）…コントロールバスコントローラ，（３）…RAM,
（４）…第１のI/Oポート，（５）…第２のI/Oポート，
（９）…オプションバス，（10）…CPUコア，（11）…C
PU,（R1）（R2）…レジスタ，（SW1）（SW2）…アナロ
グスイッチ，（B1）（B2）…バッファ，
要部のブロック図であり、第２図は全体を示す模式図で
ある。 （１）…コントロールバスコントローラ，（３）…RAM,
（４）…第１のI/Oポート，（５）…第２のI/Oポート，
（９）…オプションバス，（10）…CPUコア，（11）…C
PU,（R1）（R2）…レジスタ，（SW1）（SW2）…アナロ
グスイッチ，（B1）（B2）…バッファ，
Claims (2)
- 【請求項１】CPU内に設けられた命令デコーダと該命令
デコーダからの制御信号が供給されるRAM及び複数個のI
/Oポートを備え該I/Oポートをアクセスするためのアド
レス割当をRAMのアドレス空間上に配置したRAMマップド
I/O型のワンチップマイクロコンピュータにおいて、 リニアデータを伝送できるバスを設けるとともに、少な
くとも２つのI/Oポートに前記バスに接続されたスイッ
チ手段と該スイッチ手段に接続されたフラグ用レジスタ
をそれぞれ設け、前記フラグ用レジスタはアドレスバス
からのアドレス信号でアドレッシングされるとともにデ
ータバスからのデータに基いて前記スイッチ手段のON/O
FFを制御することを特徴とするマイクロコンピュータ。 - 【請求項２】前記バスはその線路数がディジタルデータ
のビット数とは無関係に選ばれた補助的なバスであって
CPUコアの周辺部に設けられたものであることを特徴と
する特許請求の範囲第１項に記載のマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62173594A JPH0778778B2 (ja) | 1987-07-11 | 1987-07-11 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62173594A JPH0778778B2 (ja) | 1987-07-11 | 1987-07-11 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6417148A JPS6417148A (en) | 1989-01-20 |
| JPH0778778B2 true JPH0778778B2 (ja) | 1995-08-23 |
Family
ID=15963491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62173594A Expired - Fee Related JPH0778778B2 (ja) | 1987-07-11 | 1987-07-11 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778778B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4033237A1 (de) * | 1990-10-19 | 1992-04-23 | Helmut Steinhilber | Vorrichtung zum transportieren von bogen in bueromaschinen |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156811A (ja) * | 1984-08-23 | 1986-03-22 | Shibaura Eng Works Co Ltd | 開先装置 |
-
1987
- 1987-07-11 JP JP62173594A patent/JPH0778778B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6417148A (en) | 1989-01-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |