JPH0778826A - チップバンプの製造方法 - Google Patents

チップバンプの製造方法

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JPH0778826A
JPH0778826A JP6161470A JP16147094A JPH0778826A JP H0778826 A JPH0778826 A JP H0778826A JP 6161470 A JP6161470 A JP 6161470A JP 16147094 A JP16147094 A JP 16147094A JP H0778826 A JPH0778826 A JP H0778826A
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bumps
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Jong-Han Park
鍾漢 朴
Chun-Geun Park
春根 朴
Sun-Ho Ha
善鎬 河
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Abstract

(57)【要約】 【目的】 簡素化された工程で品質の良好なチップバン
プを製造する方法を提供する。 【構成】 パッドが形成された基板の全面にバリヤメタ
ル層を形成する段階と、前記バリヤメタル層の全面にフ
ォトレジスト膜を形成してパッド部位を開口する段階
と、前記開口部位に鍍金を通じて金属バンプを形成する
段階と、前記バンプをマスクとして前記フォトレジスト
膜を選択的に除去する段階と、残余フォトレジスト膜を
マスクとして所定領域のバリヤメタル層を食刻する段階
および前記残余フォトレジスト膜を除去してパッドの上
部のバンプを形成する段階より構成される。 【効果】 工程が単純化されて費用が節減され、品質が
優秀なチップバンプを得ることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はチップバンプの製造方法
に係り、詳細にはチップ上部にバンプ（bump）を形成さ
せた後、所定領域のバリヤメタルを取り除くためのエッ
チング方法を目的に応じて自由に選択することができ、
製造工程が単純化されたチップバンプの製造方法に関す
る。
【０００２】
【従来の技術】半導体集積回路の高集積化によりパッケ
ージ（package ）装置は段々高密度化されている。また
電子機器の高速化、小型化への要求は半導体チップ寸法
の大型化と同時にパッケージサイズの小型化及び薄型化
という相反した方向への技術開発を要する。
【０００３】このような要求に応じようとする通常の半
導体パッケージ製造方法の一例は次の通りである。ま
ず、半導体チップ（chip）上のメタルパッドにバンプを
形成し、前記バンプにリードフレームの補助リードを熱
圧着方式で付着した第１の組立体を得る。次に前記メタ
ルパッドのバンプに補助リードが付着された同一な形態
の第２の組立体を製造する。前記２つの組立体をリード
フレームを中心として上下に配置した後、前記補助リー
ドを曲げ成形して各リードフレームに連結し、これを樹
脂で固定成形する段階よりなされる。
【０００４】本発明は前記パッケージ工程を遂行するた
めにチップ上にバンプを形成する工程、言い換えればチ
ップバンプを製造する方法に関する。バンプの材料には
金、銅、はんだなどがあるが、これらのうち最も良いも
のは金バンプであり、最近費用節減を狙う銅バンプとは
んだバンプを使った例も報告されている。金バンプと銅
バンプの場合には電解鍍金法を使用して形成し、はんだ
バンプの場合には電解鍍金法、またははんだ槽内の沈積
法や蒸着法を使用して形成している。
【０００５】
【発明が解決しようとする課題】従来バンプの下部が引
込んだマッシュルーム型チップバンプ（mushroom typec
hip bump ）の形成工程には多数の方法が提案されてい
る。代表的な鍍金法の３つを図１、図３および図４に示
したが、この中で図１の工程が一番広く使われる工程
で、これを図２Ａ〜図２Ｅの断面図を参照して詳細に説
明すると次の通りである。
【０００６】バンプを形成するためにはまず、シリコン
膜１、酸化シリコン膜２、アルミニウム３および保護膜
４が形成された基板の上部に金属膜５（例えばバリヤメ
タル）の被着を完了させる（図２Ａ）。バンプ形成のた
めのフォトリソグラフィ工程を行いフォトレジスト６に
よる鍍金用パターンを形成する。バリヤメタル５を一側
電極兼導線電解鍍金法により金属膜パターン内にバンプ
７を形成させる（図２Ｂ）。不要なフォトレジストを除
去した後（図２Ｃ）新たにバンプ上部からフォトレジス
ト６を塗布し、バリヤメタルをエッチングするためのパ
ターンを形成する（図２Ｄ）。この際、レジストパター
ンはバンプを含んでバンプ周辺を覆うように形成させ
る。このレジストパターンをマスクと使用して、ウェハ
ー上部に露出されている領域のバリヤメタルをエッチン
グ除去する。最後にレジストパターンを除去（図２Ｅ）
すればチップバンプが一段完成される。ところが、この
ままではバリヤメタルとバンプとの密着が弱いので、こ
れを強化させるために２００〜３００℃の温度で熱処理
を行うが、この熱処理は鍍金処理が完了した後に行うこ
とが効果的である。これは鍍金後に行われる多数の工程
処理によって金属膜の付着が弱いバンプが金属膜面から
脱落することを防止することに役に立つ。
【０００７】ところが、前記のようなマスク工程により
チップバンプを製造するとバンプを介してバリヤメタル
をエッチングするようになるのでパターンを高い解像度
で得られない。また、前記図１に示した工程ではバンプ
を形成した後バリヤメタルのエッチングのためのフォト
リソグラフィ工程を遂行するようになっているので、バ
ンプ周辺のレジストが厚くなる。この厚いレジストでは
露光不足および現像不足等が発生しやすく、隣接バンプ
間が短絡（short ）しやすいので注意を要する。
【０００８】前記熱処理条件や製造方法は図３および図
４の他の方法においてもほぼ同一である。図３の工程で
は鍍金時不要な鍍金用マスクのレジストを取り除く工程
までは図１の工程と同一である。鍍金処理時バンプが形
成された後レジストを除去し、次いでフォトリソグラフ
ィ工程を遂行するのではなく、バンプをマスクとしてバ
リヤメタルをエッチング除去するようになった。すなわ
ち、図１の工程でバンプを形成した後フォトレジストパ
ターンを形成し、これをマスクとしてバリヤメタルを除
去することではなく、形成されたバンプをマスクに使用
してバリヤメタルを除去させる。
【０００９】図４の工程によれば、まず孔あけした保護
膜の上部にバリヤメタルを被着しその上部にフォトレジ
ストパターンを形成した後、フォトリソグラフィ工程に
よりバリヤメタルの上層である第１層のみをエッチング
除去する。次に、バリヤメタル第１層の所定部分を鍍金
用の電極としてバンプを形成する。次に、不要なフォト
レジストを取り除き、第１層のバリヤメタルパターンを
エッチング用のマスクとして第２層のバリヤメタルをエ
ッチングする。この際、第１層と第２層のバリヤメタル
金属膜を適切に選択すれば、それぞれのエッチング液に
より相互腐食されることはない。例えば、Ti-Pd 、Ti-C
u の組合わせは良い結果が得られるが、Cr-Cu の組合わ
せではCrのエッチング液によりCuがエッチングされるの
で良くない。このとき、Cuの厚さを厚くしたり、Cuの上
部に第３の金属膜、例えばAuフラッシュ膜を形成してお
かなければならない。
【００１０】前記図４の工程はバンプ形成時の鍍金処理
において、第１層のみを鍍金用の電極として使用するの
で、ウェハーの中央部と周辺部でバンプ高さの変動が発
生しやすい。これは第１層の金属膜がTiとCr等比較的高
抵抗の材料より構成されるので、電鍍電流による電圧下
降を生じ、特にウェハーの口径が大きくなる場合バンプ
高さの変動が問題となる。
【００１１】前記図１〜図４の場合のように、専用導線
用メタルを使用しなくてチップバンプを製造する場合、
バリヤメタルのエッチング時に湿式食刻をすればサイド
エッチングによるバンプ損傷を生じ、乾式食刻を利用す
れば下部膜質が損傷される問題がある。導線用メタルを
使用する場合には図５Ａ〜図５Ｅに示したような段階に
従いチップバンプを製造する。まずフォトレジストパタ
ーン６を形成し（図５Ａ）、このパターンをマスクとし
てバリヤメタル５をエッチングしてフォトレジストを取
り除く（図５Ｂ）。以後鍍金導線用メタル８を被覆し２
次フォトレジストパターン６を形成した後、これを使用
してバンプ７を形成し（図５Ｃ）、導線用メタル８をエ
ッチング（図５Ｄ）する順序に遂行してチップバンプ
（図５Ｅ）を製造する。
【００１２】このように導線用メタルを使用すれば鍍金
のための導線用にのみ使用される導線用メタルの被着、
エッチング工程およびバリヤメタルを除去するためのフ
ォトリソグラフィ工程など不要な段階が多く挿入されて
工程が複雑になる問題がある。本発明の目的は前述した
様々なチップバンプの製造工程に随伴される問題点を鑑
み、導線用メタルを形成しない場合にはバリヤメタルを
エッチングするための別途のフォトリソグラフィ工程を
必要とせず、導線用メタルを形成する場合には鍍金のた
めの導線用メタル形成工程も不要であり、工程が簡素化
し、品質が向上されたチップバンプの製造方法を提供す
ることである。
【００１３】
【課題を解決するための手段】前記目的を達成するため
に本発明では、半導体チップのパッド上にリードを直接
付けることができる金属層のチップバンプの製造方法に
おいて、前記方法がパッドが形成された基板の全面にバ
リヤメタル層を形成する段階と、前記バリヤメタル層の
全面にフォトレジスト膜を形成してパッド部位を開口す
る段階と、前記開口部位に鍍金法を用いて金属バンプを
形成する段階と、前記バンプをマスクとして前記フォト
レジスト膜を選択的に取り除く段階と、残余フォトレジ
スト膜をマスクとして所定領域のバリヤメタル層を食刻
する段階および前記残余フォトレジスト膜を除去してパ
ッドの上部にバンプを形成する段階を含む半導体装置の
チップバンプ製造方法を提供する。
【００１４】前記バンプの厚さと前記バリヤメタルの厚
さが数十倍の差があってバリヤメタルの食刻時、バンプ
の食刻でバンプの厚さに変化がないようにすることが望
ましい。前記バンプの下部フォトレジスト膜の厚さは約
２〜１００μm の範囲であることが望ましい。
【００１５】前記フォトレジスト膜を選択的に残す工程
は前記バンプをマスクに使用して遂行することもでき、
前記バンプを遮るマスクを使用して遂行することもで
き、湿式食刻法、乾式食刻法、湿式現像法、乾式現像法
等いずれの方法によっても遂行し得る。また、前記バン
プの材料にはCu、はんだ (solder) 、金（Au) およびそ
の他接続用金属の少なくとも１つが望ましく使用され得
る。
【００１６】前記バリヤメタルはTi、TiW 、TiWN、Ni、
TiN 、Pd、W 、Cu、Cr、Auおよびこれらの合金よりなっ
た群から選択された少なくとも１つが望ましく使用され
ることができ、これを取り除く工程は湿式食刻法あるい
は乾式食刻法等いずれの方法によっても遂行され得る。
バリヤメタル層は多層構造であり得るが、この場合バリ
ヤメタル除去工程は上層バリヤメタルをエッチングし、
バンプ下部のフォトレジスト膜を取り除いた後、上層バ
リヤメタルをマスクとして下層バリヤメタルをエッチン
グする段階で遂行されることが望ましい。
【００１７】本発明の方法に示すように、バンプの下部
にフォトレジスト膜を残す段階は下部が引込んだ構造の
マッシュルーム型バンプに適用され得る。バンプ下部の
フォトレジスト膜形成物質としてはポジティブ型、ネガ
チブ型の２つ全部が例外なく使用され得る。バンプ下部
のフォトレジスト膜の種類、厚さおよび長さはサイドエ
ッチングを防ぐことができる範囲でマッシュルームバン
プの大きさを調節することにより自由に調節できる。
【００１８】
【作用】本発明の方法によると、チップバンプの製造時
バンプの下部に残るフォトレジスト膜をマスクに使用し
てバリヤメタル層を食刻するようにしたことで、これに
よれば工程が単純化され費用が多く節減される。
【００１９】
【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。図６は本発明の一実施例によってチ
ップバンプを製造する工程のフローチャートであり、図
７Ａ〜図７Ｅに前記一実施例による工程の一例を示し
た。本発明の一実施例を図面を参照して具体的に説明す
ることによって本発明を説明すれば次の通りである。
【００２０】まず、従来の方法と同一な工程によってシ
リコン膜１、酸化シリコン膜２を形成し、その上部にフ
ォトリソグラフィ工程、エッチング工程を通じてアルミ
ニウムパターン３を形成する。非活性化して保護膜４を
形成しアルミニウム部分をオープンした後、バリヤメタ
ル５を被着、形成し、フォトレジストパターン６を形成
する（図７Ａ）。電解鍍金法によりマッシュルーム型バ
ンプ７を形成し、バンプをマスクとして全面露光し（図
７Ｂに９で示した）現像してバンプ下部のフォトレジス
ト膜１０を残す（図７Ｃ）。バンプ７の下部にフォトレ
ジスト膜１０をマスクとして（この際バンプを遮るマス
クをさらに使用しても良い）バリヤメタル５を湿式また
は乾式エッチングし（図７Ｄ）、湿式エッチングまたは
乾式エッチング、および湿式現像または乾式現像等いず
れの方法によってもフォトレジスト膜１０を除去して
（図７Ｅ）本発明の一実施例によるチップバンプを製造
し得るようになる。
【００２１】（実施例１）シリコンウェハーの上部にSi
O2膜を４０００Åの厚さで形成させた後アルミニウムを
被着し、フォトリソグラフィ工程およびエッチング工程
を遂行してアルミニウムパターンを製造する。その後、
Si3N4 膜で非活性化(passivation) させて保護膜を形成
し、アルミニウム部分のみをオープンした後TiW ２００
０Å、Cu１μm の多層バリヤメタルをスパッタリング法
で成形する。TOK 社 PAR−９００フォトレジストを使用
して５μm のレジストパターンで形成し、これを利用し
てパッドオープンをしマッシュルームバンプを形成す
る。この際、パッドオープンされた地点でマッシュルー
ムCuバンプの末部分までの長さは数μm から数十μm ま
で可能である。バンプの形成後パーキンアルマ社( Perk
in Elmer Co. )のアライナを使用して３００mj/cm2のエ
ネルギーでマスクなしにウェハー全面を露光した後現像
する。これを通じてバンプの下部に選択的にフォトレジ
スト膜を残した後、このフォトレジスト膜をマスクとし
て上層バリヤメタルのCuはFeCL3 で３分間、下部バリヤ
メタルのTiW 膜質は５０℃のH2O2液で３分３０秒間エッ
チングして本発明の方法によるチップバンプを製造す
る。
【００２２】（実施例２）実施例１と同一な方法によっ
て遂行するが、バリヤメタルとしてCr/Cu を使用する。
上層バリヤメタルであるCu膜をエッチングした後、バン
プ下部のフォトレジスト膜を除去し、以後上層のバリヤ
メタルであるCu膜をマスクとして下部バリヤメタルのCr
膜をエッチングして本発明の方法によるチップバンプを
製造する。
【００２３】
【発明の効果】以上のように本発明の方法によりチップ
バンプを製造すれば、バンプの下部に残っているフォト
レジスト膜がマスクの役割を果してバリヤメタルを湿式
食刻するとき、サイドエッチングの問題が発生されな
い。従って、バリヤメタルのエッチング時湿式、または
乾式食刻法等いずれも使用することができ、解像度が高
いパターンが得られる。特に従来の導線用メタルを使用
した場合、鍍金前にバリヤメタルをエッチングすること
とは異なり、本発明の方法では鍍金後バリヤメタルをエ
ッチングするようになり、鍍金導線用メタルを被着、エ
ッチングする工程とバリヤメタルをエッチングするため
のフォトリソグラフィ工程等不要な工程が多く減って工
程が単純化される。すなわち、工程の単純化と同時に費
用節減の効果を得ることができる。
【図面の簡単な説明】
【図１】従来技術の一例によりチップバンプを製造する
ための工程のフローチャートである。
【図２】Ａ〜Ｅは図１に示した従来技術によりチップバ
ンプを製造するための工程を示す断面図である。
【図３】従来の他の技術によりチップバンプを製造する
ための工程のフローチャートである。
【図４】従来のさらに他の技術によりチップバンプを製
造するための工程のフローチャートである。
【図５】Ａ〜Ｅは従来のさらに他の技術により導線用メ
タルを使用してチップバンプを製造するための工程を示
す図面である。
【図６】本発明の一実施例によりチップバンプを製造す
るための工程のフローチャートトである。
【図７】Ａ〜Ｅは図６に示した本発明の一実施例により
チップバンプを製造するための工程を示す図面である。
【符号の説明】 １ シリコン膜 ２ 酸化シリコン膜 ３ アルミニウムパターン ４ 保護膜 ５ バリヤメタル（バリヤメタル層） ６ フォトレジストパターン（フォトレジスト膜） ７ マッシュルーム型バンプ（金属バンプ） １０ フォトレジスト膜

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップのパッド上にリードを直接
    付けることができる金属層のチップバンプを製造する方
    法において、 パッドが形成された基板の全面にバリヤメタル層を形成
    する段階と、 前記バリヤメタル層の全面にフォトレジスト膜を形成し
    パッド部位を開口する段階と、 前記開口部位に鍍金法を用いて金属バンプを形成する段
    階と、 前記バンプをマスクに使用して前記フォトレジスト膜を
    選択的に取り除く段階と、 残余フォトレジスト膜をマスクに使用して所定領域のバ
    リヤメタル層を食刻する段階と、 前記残余フォトレジスト膜を除去してパッドの上部にバ
    ンプを形成する段階とを含むことを特徴とする半導体装
    置のチップバンプの製造方法。
  2. 【請求項２】 前記バンプの厚さが前記バリヤメタル層
    の厚さの数十倍であり、バリヤメタルの食刻時バンプが
    食刻されてバンプの厚さに影響がないことを特徴とする
    請求項１記載のチップバンプの製造方法。
  3. 【請求項３】 前記フォトレジスト膜の厚さが２〜１０
    ０μm であることを特徴とする請求項１記載のチップバ
    ンプの製造方法。
  4. 【請求項４】 前記フォトレジスト膜を選択的に残す工
    程が前記バンプを遮るマスクを使用して遂行されること
    を特徴とする請求項１記載のチップバンプの製造方法。
  5. 【請求項５】 前記バリヤメタル層を多層とすることを
    特徴とする請求項１記載のチップバンプの製造方法。
  6. 【請求項６】 前記バリヤメタル層の食刻時、まず上層
    バリヤメタル層を食刻した後バンプ下部のフォトレジス
    ト膜を除去し上層バリヤメタル層をマスクと使用して下
    層バリヤメタル層を食刻するようになったことを特徴と
    する請求項５記載のチップバンプの製造方法。
JP6161470A 1993-07-15 1994-07-13 チップバンプの製造方法 Pending JPH0778826A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019930013346A KR950004464A (ko) 1993-07-15 1993-07-15 칩 범프의 제조방법
KR1993P13346 1993-07-15

Publications (1)

Publication Number Publication Date
JPH0778826A true JPH0778826A (ja) 1995-03-20

Family

ID=19359329

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8946891B1 (en) 2012-09-04 2015-02-03 Amkor Technology, Inc. Mushroom shaped bump on repassivation
JP2016143723A (ja) * 2015-01-30 2016-08-08 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6821821B2 (en) * 1996-04-18 2004-11-23 Tessera, Inc. Methods for manufacturing resistors using a sacrificial layer
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US5620611A (en) * 1996-06-06 1997-04-15 International Business Machines Corporation Method to improve uniformity and reduce excess undercuts during chemical etching in the manufacture of solder pads
JPH09330934A (ja) * 1996-06-12 1997-12-22 Toshiba Corp 半導体装置及びその製造方法
FR2758015A1 (fr) * 1996-12-30 1998-07-03 Commissariat Energie Atomique Micro-champignons conducteurs et element de connexion electrique utilisant de tels micro-champignons
US6583444B2 (en) * 1997-02-18 2003-06-24 Tessera, Inc. Semiconductor packages having light-sensitive chips
JP3587019B2 (ja) * 1997-04-08 2004-11-10 ソニー株式会社 半導体装置の製造方法
US6117299A (en) * 1997-05-09 2000-09-12 Mcnc Methods of electroplating solder bumps of uniform height on integrated circuit substrates
KR100219806B1 (ko) 1997-05-27 1999-09-01 윤종용 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법, 이에 따라 제조되는 솔더범프 및 그 분석방법
KR100244580B1 (ko) * 1997-06-24 2000-02-15 윤종용 금속 범프를 갖는 회로 기판의 제조 방법 및 그를 이용한 반도체 칩 패키지의 제조 방법
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US6452271B2 (en) * 1998-07-31 2002-09-17 Micron Technology, Inc. Interconnect component for a semiconductor die including a ruthenium layer and a method for its fabrication
US6130141A (en) * 1998-10-14 2000-10-10 Lucent Technologies Inc. Flip chip metallization
US8021976B2 (en) * 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6936531B2 (en) 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
DE10017746B4 (de) * 2000-04-10 2005-10-13 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils mit mikroskopisch kleinen Kontaktflächen
US6448171B1 (en) * 2000-05-05 2002-09-10 Aptos Corporation Microelectronic fabrication having formed therein terminal electrode structure providing enhanced passivation and enhanced bondability
US6293457B1 (en) * 2000-06-08 2001-09-25 International Business Machines Corporation Integrated method for etching of BLM titanium-tungsten alloys for CMOS devices with copper metallization
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
US8158508B2 (en) * 2001-03-05 2012-04-17 Megica Corporation Structure and manufacturing method of a chip scale package
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US6869515B2 (en) 2001-03-30 2005-03-22 Uri Cohen Enhanced electrochemical deposition (ECD) filling of high aspect ratio openings
US7087510B2 (en) * 2001-05-04 2006-08-08 Tessera, Inc. Method of making bondable leads using positive photoresist and structures made therefrom
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
US7932603B2 (en) * 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US6486054B1 (en) * 2002-01-28 2002-11-26 Taiwan Semiconductor Manufacturing Company Method to achieve robust solder bump height
KR100455387B1 (ko) * 2002-05-17 2004-11-06 삼성전자주식회사 반도체 칩의 범프의 제조방법과 이를 이용한 ｃｏｇ 패키지
US7547623B2 (en) * 2002-06-25 2009-06-16 Unitive International Limited Methods of forming lead free solder bumps
DE10355953B4 (de) * 2003-11-29 2005-10-20 Infineon Technologies Ag Verfahren zum Galvanisieren und Kontaktvorsprungsanordnung
US7541275B2 (en) * 2004-04-21 2009-06-02 Texas Instruments Incorporated Method for manufacturing an interconnect
US8067837B2 (en) * 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
KR100790993B1 (ko) * 2006-07-04 2008-01-03 삼성전자주식회사 범프 구조체를 구비한 플립 칩 패키지 및 그 제조방법
TWI345816B (en) * 2007-08-28 2011-07-21 Advanced Semiconductor Eng Method for forming bumps on under bump metallurgy
US7713860B2 (en) * 2007-10-13 2010-05-11 Wan-Ling Yu Method of forming metallic bump on I/O pad
US9491840B2 (en) 2013-09-13 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge protection apparatus and process

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4293637A (en) * 1977-05-31 1981-10-06 Matsushita Electric Industrial Co., Ltd. Method of making metal electrode of semiconductor device
JPS58102542A (ja) * 1981-12-15 1983-06-18 Seiko Instr & Electronics Ltd バンプ電極の製造方法
JPS63305533A (ja) * 1987-06-05 1988-12-13 Nec Corp 半導体装置の製造方法
JPS6461934A (en) * 1987-09-02 1989-03-08 Nippon Denso Co Semiconductor device and manufacture thereof
JP2633586B2 (ja) * 1987-10-21 1997-07-23 株式会社東芝 バンプ構造を有する半導体装置
JP2664736B2 (ja) * 1988-08-30 1997-10-22 株式会社東芝 半導体装置用電極の形成方法
JP2874184B2 (ja) * 1989-05-19 1999-03-24 セイコーエプソン株式会社 半導体装置の製造方法
JP2748530B2 (ja) * 1989-04-13 1998-05-06 セイコーエプソン株式会社 半導体装置の製造方法
KR940010510B1 (ko) * 1988-11-21 1994-10-24 세이꼬 엡슨 가부시끼가이샤 반도체 장치 제조 방법
JPH02139934A (ja) * 1988-11-21 1990-05-29 Seiko Epson Corp 集積回路の製造方法
JPH0350734A (ja) * 1989-07-18 1991-03-05 Seiko Epson Corp 集積回路の製造方法
US5244833A (en) * 1989-07-26 1993-09-14 International Business Machines Corporation Method for manufacturing an integrated circuit chip bump electrode using a polymer layer and a photoresist layer
JP2936680B2 (ja) * 1990-09-12 1999-08-23 富士通株式会社 半導体装置の製造方法
JPH04130619A (ja) * 1990-09-20 1992-05-01 Mitsubishi Electric Corp 半導体装置の製造方法
JP2877168B2 (ja) * 1991-01-31 1999-03-31 富士電機株式会社 集積回路装置用バンプ電極の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8946891B1 (en) 2012-09-04 2015-02-03 Amkor Technology, Inc. Mushroom shaped bump on repassivation
JP2016143723A (ja) * 2015-01-30 2016-08-08 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法

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Publication number Publication date
FR2707797B1 (fr) 1996-07-05
KR950004464A (ko) 1995-02-18
US5418186A (en) 1995-05-23
FR2707797A1 (fr) 1995-01-20
CN1102504A (zh) 1995-05-10
DE4424962A1 (de) 1995-01-19

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