JPH0778873A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0778873A JPH0778873A JP5160823A JP16082393A JPH0778873A JP H0778873 A JPH0778873 A JP H0778873A JP 5160823 A JP5160823 A JP 5160823A JP 16082393 A JP16082393 A JP 16082393A JP H0778873 A JPH0778873 A JP H0778873A
- Authority
- JP
- Japan
- Prior art keywords
- probe
- cell
- standard cell
- semiconductor integrated
- sense
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】スタンダードセル方式に適合したマトリクスプ
ロービング方式のテスト回路が組み込まれた半導体集積
回路を提供する。 【構成】各スタンダードセル内を走るプローブ線の、そ
のスタンダードセルの出口位置を一定とし、かつ、その
スタンダードセルの端部とそのプローブ線の出口位置と
の間隔も規制した。
ロービング方式のテスト回路が組み込まれた半導体集積
回路を提供する。 【構成】各スタンダードセル内を走るプローブ線の、そ
のスタンダードセルの出口位置を一定とし、かつ、その
スタンダードセルの端部とそのプローブ線の出口位置と
の間隔も規制した。
Description
【０００１】
【産業上の利用分野】本発明は、複数種類のスタンダー
ドセルが配列されてなるスタンダードセル方式の半導体
集積回路に関し、詳細には、いわゆるマトリクスプロー
ビング方式のテスト回路が組み込まれたスタンダードセ
ル方式の半導体集積回路に関する。
ドセルが配列されてなるスタンダードセル方式の半導体
集積回路に関し、詳細には、いわゆるマトリクスプロー
ビング方式のテスト回路が組み込まれたスタンダードセ
ル方式の半導体集積回路に関する。
【０００２】
【従来の技術】従来より半導体集積回路が広範な分野で
使用されているが、その半導体集積回路の設計手法の１
つにいわゆるスタンダードセル方式と呼ばれるものがあ
る。このスタンダードセル方式は、それぞれ所定の回路
機能を有することが確認されている複数種類のスタンダ
ードセルのライブラリを用意しておき、それらを組み合
せることにより全体として所望の動作が実行される回路
を構成する方式である。このスタンダードセル方式を採
用すると、ウェハの製造の面では、それぞれの品種に対
応して前工程の最初から作る必要があるためゲートアレ
イより時間がかかるが、設計時間はゲートアレイと同様
に短縮化され、またゲートアレイで生じるような無駄な
チップ面積部分の発生が防止される。
使用されているが、その半導体集積回路の設計手法の１
つにいわゆるスタンダードセル方式と呼ばれるものがあ
る。このスタンダードセル方式は、それぞれ所定の回路
機能を有することが確認されている複数種類のスタンダ
ードセルのライブラリを用意しておき、それらを組み合
せることにより全体として所望の動作が実行される回路
を構成する方式である。このスタンダードセル方式を採
用すると、ウェハの製造の面では、それぞれの品種に対
応して前工程の最初から作る必要があるためゲートアレ
イより時間がかかるが、設計時間はゲートアレイと同様
に短縮化され、またゲートアレイで生じるような無駄な
チップ面積部分の発生が防止される。
【０００３】また、近年の半導体集積回路の高集積化に
伴い、製造された半導体チップをどのようにしてテスト
するかがますます重要な問題となってきており、半導体
集積回路に組み込むテスト回路が種々提案されている。
そのようなテスト回路の１つに、マトリクスプロービン
グ方式のテスト回路がある。図５は、マトリクスプロー
ビング方式のテスト回路の模式図、図６は図５に示す丸
印Ａの部分の拡大図である。
伴い、製造された半導体チップをどのようにしてテスト
するかがますます重要な問題となってきており、半導体
集積回路に組み込むテスト回路が種々提案されている。
そのようなテスト回路の１つに、マトリクスプロービン
グ方式のテスト回路がある。図５は、マトリクスプロー
ビング方式のテスト回路の模式図、図６は図５に示す丸
印Ａの部分の拡大図である。
【０００４】図５の縦方向に延びるように多数のプロー
ブ線１０が形成されており、また横方向に延びるように
多数のセンス線２０が形成されている。これら各プロー
ブ線１０と各センス線２０との各交点には、図６に示す
ようにセンストランジスタ３０が形成されている。その
センストランジスタ３０の一端３１は内部回路の所定の
ノードに接続され、他端はセンス線２０に接続されてい
る。またセンストランジスタ３０のゲートはプローブ線
１０に接続されている。プローブ線１０は、通常センス
トランジスタ３０のゲート自身を兼ねるようにポリシリ
コン層で形成される。プローブ線ドライバ４０によりあ
るプローブ線１０を立ち上げると、そのプローブ線１０
に接続されたセンストランジスタ３０がオンとなり、そ
のセンストランジスタ３０に接続されたノードの信号
が、センストランジスタ３０、センス線２０およびセン
ス線ドライバ／レシーバ５０を経由して読み出され、こ
れによりそのノードの信号の良否が判定できる。
ブ線１０が形成されており、また横方向に延びるように
多数のセンス線２０が形成されている。これら各プロー
ブ線１０と各センス線２０との各交点には、図６に示す
ようにセンストランジスタ３０が形成されている。その
センストランジスタ３０の一端３１は内部回路の所定の
ノードに接続され、他端はセンス線２０に接続されてい
る。またセンストランジスタ３０のゲートはプローブ線
１０に接続されている。プローブ線１０は、通常センス
トランジスタ３０のゲート自身を兼ねるようにポリシリ
コン層で形成される。プローブ線ドライバ４０によりあ
るプローブ線１０を立ち上げると、そのプローブ線１０
に接続されたセンストランジスタ３０がオンとなり、そ
のセンストランジスタ３０に接続されたノードの信号
が、センストランジスタ３０、センス線２０およびセン
ス線ドライバ／レシーバ５０を経由して読み出され、こ
れによりそのノードの信号の良否が判定できる。
【０００５】
【発明が解決しようとする課題】上記のマトリクスプロ
ービング方式のテスト回路は、多数のプローブ線１０、
センス線２０を縦，横に形成する必要があり、セルの配
列があらかじめ規則的に定められているゲートアレイに
は向いているが、スタンダードセル方式の場合、セル寸
法もセルの種類により異なり、またそのセル中のセンス
を必要とするノードの位置もそのセルの種類により異な
るため、プローブ線を図５に示すように直線状に形成す
ることができず、特にそのプローブ線をポリシリコン層
で形成する場合に、そのマトリクスプロービング方式の
テスト回路をどのようにしてスタンダードセル方式の半
導体集積回路に適合させるかが問題となる。
ービング方式のテスト回路は、多数のプローブ線１０、
センス線２０を縦，横に形成する必要があり、セルの配
列があらかじめ規則的に定められているゲートアレイに
は向いているが、スタンダードセル方式の場合、セル寸
法もセルの種類により異なり、またそのセル中のセンス
を必要とするノードの位置もそのセルの種類により異な
るため、プローブ線を図５に示すように直線状に形成す
ることができず、特にそのプローブ線をポリシリコン層
で形成する場合に、そのマトリクスプロービング方式の
テスト回路をどのようにしてスタンダードセル方式の半
導体集積回路に適合させるかが問題となる。
【０００６】本発明は、上記事情に鑑み、スタンダード
セル方式に適合したマトリクスプロービング方式のテス
ト回路が組み込まれた半導体集積回路を提供することを
目的とする。
セル方式に適合したマトリクスプロービング方式のテス
ト回路が組み込まれた半導体集積回路を提供することを
目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、所定の第１の方向に複数の各プ
ローブ線が延びるとともに該第１の方向と交差する所定
の第２の方向に複数の各センス線が延び、これら各プロ
ーブ線と各センス線との各交点に配置された各センスト
ランジスタにより各交点近傍の各ノードの信号をセンス
するマトリクスプロービング方式のテスト回路が組み込
まれた、スタンダードセル方式の半導体集積回路であっ
て、上記各プローブ線が、センストランジスタのゲート
を兼用したポリシリコン層からなり、上記スタンダード
セルは、上記第１の方向の寸法が種類によらず一定であ
るとともに上記第２の方向の寸法が種類毎に可変長とさ
れ、さらに、上記各プローブ線の、上記第１の方向に並
ぶ複数のスタンダードセルどうしを接続する部分が上記
第１の方向に延びる各直線上に配置されるように、スタ
ンダードセル内部を通る各プローブ線の、そのスタンダ
ードセルの上記第１の方向の端部の上記第２の方向の位
置が定められてなるものであることを特徴とする。
明の半導体集積回路は、所定の第１の方向に複数の各プ
ローブ線が延びるとともに該第１の方向と交差する所定
の第２の方向に複数の各センス線が延び、これら各プロ
ーブ線と各センス線との各交点に配置された各センスト
ランジスタにより各交点近傍の各ノードの信号をセンス
するマトリクスプロービング方式のテスト回路が組み込
まれた、スタンダードセル方式の半導体集積回路であっ
て、上記各プローブ線が、センストランジスタのゲート
を兼用したポリシリコン層からなり、上記スタンダード
セルは、上記第１の方向の寸法が種類によらず一定であ
るとともに上記第２の方向の寸法が種類毎に可変長とさ
れ、さらに、上記各プローブ線の、上記第１の方向に並
ぶ複数のスタンダードセルどうしを接続する部分が上記
第１の方向に延びる各直線上に配置されるように、スタ
ンダードセル内部を通る各プローブ線の、そのスタンダ
ードセルの上記第１の方向の端部の上記第２の方向の位
置が定められてなるものであることを特徴とする。
【０００８】
【作用】本発明の半導体集積回路は、各スタンダードセ
ルの、上記第１の方向の端部におけるプローブ線の第２
の方向の位置が、所定の規則により上記のように定めら
れているため、このマトリクスプロービング方式のテス
ト回路はスタンダードセル方式の半導体集積回路に適合
したものとなる。
ルの、上記第１の方向の端部におけるプローブ線の第２
の方向の位置が、所定の規則により上記のように定めら
れているため、このマトリクスプロービング方式のテス
ト回路はスタンダードセル方式の半導体集積回路に適合
したものとなる。
【０００９】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例におけるセルの構造を示した図
である。本実施例におけるセルは、図１の上下の方向の
寸法はセルの種類によらず一定であって、セル内部の回
路規模に応じて図１の左右方向の方法は可変長とされ
る。
１は、本発明の一実施例におけるセルの構造を示した図
である。本実施例におけるセルは、図１の上下の方向の
寸法はセルの種類によらず一定であって、セル内部の回
路規模に応じて図１の左右方向の方法は可変長とされ
る。
【００１０】そのセル内部を、ポリシリコン層からなる
プローブ線が図１の上下方向に延びており、セルの内部
では、それらのプローブ線の間隔はセンスすべきノード
の位置に応じて区々としているが、上下の端辺におけ
る、左右方向の位置は、セルによらず一定である。ここ
では隣接するプローブ線の、上下の端辺における左右方
向の間隔を、図示のように、間隔Ａ，間隔Ｂ（Ａ≧Ｂ）
で繰り返すものとし、セルの左右方向の端部と近接する
プローブ線との間隔は、図示のようにセル内に偶数本の
プローブ線が存在するときは、広い方の間隔Ａ以下、セ
ル内に奇数本のプローブ線が存在するときは、一方が間
隔Ａ以下、他方は間隔Ｂ以下である。これは、このセル
に隣接するプローブ線を配置する必要上からくる制限で
ある。またこのセルには、図示の位置に電源線，接地線
のほか、さらにセンス線がメタル一層で配線されること
が予定されている。
プローブ線が図１の上下方向に延びており、セルの内部
では、それらのプローブ線の間隔はセンスすべきノード
の位置に応じて区々としているが、上下の端辺におけ
る、左右方向の位置は、セルによらず一定である。ここ
では隣接するプローブ線の、上下の端辺における左右方
向の間隔を、図示のように、間隔Ａ，間隔Ｂ（Ａ≧Ｂ）
で繰り返すものとし、セルの左右方向の端部と近接する
プローブ線との間隔は、図示のようにセル内に偶数本の
プローブ線が存在するときは、広い方の間隔Ａ以下、セ
ル内に奇数本のプローブ線が存在するときは、一方が間
隔Ａ以下、他方は間隔Ｂ以下である。これは、このセル
に隣接するプローブ線を配置する必要上からくる制限で
ある。またこのセルには、図示の位置に電源線，接地線
のほか、さらにセンス線がメタル一層で配線されること
が予定されている。
【００１１】図２は、チップ内のセル配置可能領域を示
した模式図である。最終的に各一本に接続されるプロー
ブ線は、配線チャネル領域では図の上下方向に一直線と
なるように、また、それらの間隔が交互に間隔Ａ，間隔
Ｂとなるように、配線チャネル領域内のプローブ線の位
置があらかじめ予定されている。各セルは、セル配置可
能領域内に配置されるが、その際セル内のプローブ線と
配線チャネル領域のプローブ線とが接続されるように配
置される。
した模式図である。最終的に各一本に接続されるプロー
ブ線は、配線チャネル領域では図の上下方向に一直線と
なるように、また、それらの間隔が交互に間隔Ａ，間隔
Ｂとなるように、配線チャネル領域内のプローブ線の位
置があらかじめ予定されている。各セルは、セル配置可
能領域内に配置されるが、その際セル内のプローブ線と
配線チャネル領域のプローブ線とが接続されるように配
置される。
【００１２】図３は、セル配置可能領域に各セルを配置
した状態を表わした模式図である。図示のようにセルが
配置された部分ではセル内のプローブ線と配線チャネル
領域のプローブ線とが接続される。ただしこのままで
は、セルが配置されずに、分断されたままのプローブ線
が存在することになる。そこで、次にその分断されたプ
ローブ線を接続する。
した状態を表わした模式図である。図示のようにセルが
配置された部分ではセル内のプローブ線と配線チャネル
領域のプローブ線とが接続される。ただしこのままで
は、セルが配置されずに、分断されたままのプローブ線
が存在することになる。そこで、次にその分断されたプ
ローブ線を接続する。
【００１３】図４は、分断されたプローブ線を接続する
様子を示した模式図である。図示の例では、プローブ線
接続用のセル（フィードスルーセル）がライブラリに用
意されており、セルが配置されず、したがってセルによ
ってはプローブ線が接続されなかった箇所に、そのフィ
ードスルーセルが配置され、これにより、全てのプロー
ブ線が一本の線に接続される。
様子を示した模式図である。図示の例では、プローブ線
接続用のセル（フィードスルーセル）がライブラリに用
意されており、セルが配置されず、したがってセルによ
ってはプローブ線が接続されなかった箇所に、そのフィ
ードスルーセルが配置され、これにより、全てのプロー
ブ線が一本の線に接続される。
【００１４】その後は、通常の配置配線処理と同様に、
電源線，接地線が接続されるが、本処理にはこれにセン
ス線も接続も含まれる。また信号線も配線され、これに
よりマトリクスプロービング方式のテスト回路が組み込
まれたスタンダードセル方式の半導体集積回路が実現す
る。
電源線，接地線が接続されるが、本処理にはこれにセン
ス線も接続も含まれる。また信号線も配線され、これに
よりマトリクスプロービング方式のテスト回路が組み込
まれたスタンダードセル方式の半導体集積回路が実現す
る。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
現在市販されている配置配線ツールに容易に搭載できる
設計手法を採用して、マトリクスプロービング方式のテ
スト回路が組込まれたスタンダードセル方式の半導体集
積回路が実現できる。
現在市販されている配置配線ツールに容易に搭載できる
設計手法を採用して、マトリクスプロービング方式のテ
スト回路が組込まれたスタンダードセル方式の半導体集
積回路が実現できる。
【図１】本発明の一実施例におけるセルの構造を示した
図である。
図である。
【図２】チップ内のセル配置可能領域を示した模式図で
ある。
ある。
【図３】セル配置可能領域に各セルを配置した状態を表
わした模式図である。
わした模式図である。
【図４】分断されたプローブ線を接続する様子を示した
模式図である。
模式図である。
【図５】マトリクスプロービング方式のテスト回路の模
式図である。
式図である。
【図６】図５に示す丸印Ａの部分の拡大図である。
１０ プローブ線 ２０ センス線 ３０ センストランジスタ ４０ プローブ線ドライバ ５０ センス線ドライバ／レシーバ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04
Claims (1)
- 【請求項１】 所定の第１の方向に複数の各プローブ線
が延びるとともに該第１の方向と交差する所定の第２の
方向に複数の各センス線が延び、前記各プローブ線と前
記各センス線との各交点に配置された各センストランジ
スタにより該各交点近傍の各ノードの信号をセンスする
マトリクスプロービング方式のテスト回路が組み込まれ
た、複数種類のスタンダードセルが配列されてなるスタ
ンダードセル方式の半導体集積回路であって、 前記各プローブ線が、前記センストランジスタのゲート
を兼用したポリシリコン層からなり、 前記スタンダードセルは、前記第１の方向の寸法が種類
によらず一定であるとともに前記第２の方向の寸法が種
類毎に可変長とされ、さらに、前記各プローブ線の、前
記第１の方向に並ぶ複数のスタンダードセルどうしを接
続する部分が前記第１の方向に延びる各直線上に配置さ
れるように、スタンダードセル内部を通る前記各プロー
ブ線の、該スタンダードセルの前記第１の方向の端部の
前記第２の方向の位置が定められてなるものであること
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160823A JP2889462B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160823A JP2889462B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778873A true JPH0778873A (ja) | 1995-03-20 |
| JP2889462B2 JP2889462B2 (ja) | 1999-05-10 |
Family
ID=15723188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5160823A Expired - Fee Related JP2889462B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2889462B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107564827A (zh) * | 2016-07-01 | 2018-01-09 | 罗泽系统株式会社 | 板的布线图案检查装置及布线图案检查方法 |
-
1993
- 1993-06-30 JP JP5160823A patent/JP2889462B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107564827A (zh) * | 2016-07-01 | 2018-01-09 | 罗泽系统株式会社 | 板的布线图案检查装置及布线图案检查方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2889462B2 (ja) | 1999-05-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990209 |
|
| LAPS | Cancellation because of no payment of annual fees |