JPH0778884A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0778884A JPH0778884A JP5158274A JP15827493A JPH0778884A JP H0778884 A JPH0778884 A JP H0778884A JP 5158274 A JP5158274 A JP 5158274A JP 15827493 A JP15827493 A JP 15827493A JP H0778884 A JPH0778884 A JP H0778884A
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- Japan
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- oxide film
- type
- nitride film
- channel stopper
- well
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】ＬＳＩの素子分離の形成方法において、フォト
リソグラフィー工程を削減するため、ウェル及びチャネ
ルストッパーの形成のため、ウェル及びチャネルストッ
パーの形成のためのフォトリソグラフィー工程を、Ｐ
型，Ｎ型それぞれを一度で行う。 【構成】選択酸化のための酸化膜２及び窒化膜３のパタ
ーニングをまず行い、次にＮ型ウェル及びＮ型チャネル
ストッパーの不純物導入を一回のフォトリソグラフィー
工程で、さらにＰ型ウェル及びＰ型チャネルストッパー
の不純物導入を今一つのフォトリソグラフィー工程で行
い、最後に選択酸化を行うことで、フィールド酸化膜
９，Ｎ型ウェル５，Ｎ型チャネルストッパー６，Ｐ型ウ
ェル７，Ｐ型チャネルストッパー８を形成し、素子分離
を行う。
リソグラフィー工程を削減するため、ウェル及びチャネ
ルストッパーの形成のため、ウェル及びチャネルストッ
パーの形成のためのフォトリソグラフィー工程を、Ｐ
型，Ｎ型それぞれを一度で行う。 【構成】選択酸化のための酸化膜２及び窒化膜３のパタ
ーニングをまず行い、次にＮ型ウェル及びＮ型チャネル
ストッパーの不純物導入を一回のフォトリソグラフィー
工程で、さらにＰ型ウェル及びＰ型チャネルストッパー
の不純物導入を今一つのフォトリソグラフィー工程で行
い、最後に選択酸化を行うことで、フィールド酸化膜
９，Ｎ型ウェル５，Ｎ型チャネルストッパー６，Ｐ型ウ
ェル７，Ｐ型チャネルストッパー８を形成し、素子分離
を行う。
Description
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＰウェル，Ｎウェル及び素子分離領域の製
造方法に関する。
に関し、特にＰウェル，Ｎウェル及び素子分離領域の製
造方法に関する。
【従来の技術】従来のＬＳＩの素子分離領域及びウェル
の形成方法を図２を参照して説明する。まず、例えばＰ
型Ｓｉ基板上に、まずＮウェル形成のため、フォトリソ
グラフィー技術及びイオン注入技術を用いてＮ型不純物
を導入し、次にＰウェルの形成のためＮウェルとまった
く同様にＰ型不純物の導入を行う。そして図２（ｂ）に
示すように選択酸化を行うために、将来能動素子を形成
する領域に，ＣＶＤ技術及びフォトリソグラフィー技術
を用い、酸化膜と窒化膜の２層からなるパターンを形成
する。さらにチャネルストッパーとして素子分離用酸化
膜（以後フィールド酸化膜と記述する）下にＮ型及びＰ
型の不純物をそれぞれＮウェル及びＰウェルの領域にイ
オン注入技術及びフォトリソグラフィー技術を用いて導
入する。そして図２（ｃ）に示すように、熱酸化法によ
り選択酸化を行うことで、Ｎウェル，Ｐウェル，フィー
ルド酸化膜を形成している。
の形成方法を図２を参照して説明する。まず、例えばＰ
型Ｓｉ基板上に、まずＮウェル形成のため、フォトリソ
グラフィー技術及びイオン注入技術を用いてＮ型不純物
を導入し、次にＰウェルの形成のためＮウェルとまった
く同様にＰ型不純物の導入を行う。そして図２（ｂ）に
示すように選択酸化を行うために、将来能動素子を形成
する領域に，ＣＶＤ技術及びフォトリソグラフィー技術
を用い、酸化膜と窒化膜の２層からなるパターンを形成
する。さらにチャネルストッパーとして素子分離用酸化
膜（以後フィールド酸化膜と記述する）下にＮ型及びＰ
型の不純物をそれぞれＮウェル及びＰウェルの領域にイ
オン注入技術及びフォトリソグラフィー技術を用いて導
入する。そして図２（ｃ）に示すように、熱酸化法によ
り選択酸化を行うことで、Ｎウェル，Ｐウェル，フィー
ルド酸化膜を形成している。
【発明が解決しようとする課題】この従来の素子分離領
域及びウェルの形成方法では、フォトリソグラフィー工
程を最大で５回行う必要があった。したがって、必要な
フォトマスクも５枚を要することになる。ＬＳＩは、微
細化にともないトランジスタの構造自体も非常に複雑に
なり、フォトリソグラフィー工程も非常に増加してい
る。また高機能化という面でも多くの種類のトランジス
タを内蔵する必要があり、これもまたフォトリソグラフ
ィー工程の増加をまねく。そしてこの結果トータルな工
程数が非常に多くなり、また工期も非常に長いものとな
るという問題点がある。本発明の目的は、半導体装置の
製造方法、特にＰウェル，Ｎウェル及び素子分離領域の
形成方法において、フォトリソグラフィー工程を削減す
ることができ、工期短縮，工程数に依存する歩留を向上
することができる半導体装置の製造方法を提供すること
にある。
域及びウェルの形成方法では、フォトリソグラフィー工
程を最大で５回行う必要があった。したがって、必要な
フォトマスクも５枚を要することになる。ＬＳＩは、微
細化にともないトランジスタの構造自体も非常に複雑に
なり、フォトリソグラフィー工程も非常に増加してい
る。また高機能化という面でも多くの種類のトランジス
タを内蔵する必要があり、これもまたフォトリソグラフ
ィー工程の増加をまねく。そしてこの結果トータルな工
程数が非常に多くなり、また工期も非常に長いものとな
るという問題点がある。本発明の目的は、半導体装置の
製造方法、特にＰウェル，Ｎウェル及び素子分離領域の
形成方法において、フォトリソグラフィー工程を削減す
ることができ、工期短縮，工程数に依存する歩留を向上
することができる半導体装置の製造方法を提供すること
にある。
【課題を解決するための手段】本発明の半導体装置の製
造方法は、まず選択酸化のための酸化膜及び窒化膜の形
成及びパターニングを行う第１，第２の工程と、Ｎウェ
ル及びＮ型チャネルストッパーの不純物を一回のフォト
リソグラフィー工程でイオン注入法のエネルギーを変更
することでＮウェルの不純物導入及びＮチャネルストッ
パーの不純物導入を行う第４の工程と、前記Ｐ型及びＮ
型不純物の押込み，活性化及び選択酸化を行う第５の工
程とを有している。このため、従来は５回のフォトリソ
グラフィー工程を必要としたウェル及びフィールド酸化
膜の形成工程が、本発明の製造方法によれば、３回のフ
ォトリソグラフィー工程を行うことで、まったく同様の
効果を得られるものである。
造方法は、まず選択酸化のための酸化膜及び窒化膜の形
成及びパターニングを行う第１，第２の工程と、Ｎウェ
ル及びＮ型チャネルストッパーの不純物を一回のフォト
リソグラフィー工程でイオン注入法のエネルギーを変更
することでＮウェルの不純物導入及びＮチャネルストッ
パーの不純物導入を行う第４の工程と、前記Ｐ型及びＮ
型不純物の押込み，活性化及び選択酸化を行う第５の工
程とを有している。このため、従来は５回のフォトリソ
グラフィー工程を必要としたウェル及びフィールド酸化
膜の形成工程が、本発明の製造方法によれば、３回のフ
ォトリソグラフィー工程を行うことで、まったく同様の
効果を得られるものである。
【実施例】次に本発明についての図面を参照して説明す
る。図１は本発明の一実施例を説明するために工程順に
示した半導体装置の断面図である。まず図１（ａ）にお
いて、Ｐ型Ｓｉ基板１上に、例えば熱酸化法を用いて酸
化膜２を形成し、例えばＣＶＤ法を用いて窒化膜３を順
次形成する。そして、フォトリソグラフィー技術及びエ
ッチング技術を用いて能動素子領域に前記酸化膜２及び
窒化膜３を選択的に形成する。次に図１（ｂ）におい
て、フォトリソグラフィー技術を用いてＮウェル形成領
域以外にフォトレジスト４を形成し、例えばイオン注入
技術を用い、前記酸化膜２及び窒化膜３を通過しうるエ
ネルギー（１５０〜４００ＫｅＶ）で、Ｎ型ウェル５が
所望の不純物濃度になるようリン原子を導入する。そし
て、例えばイオン注入技術を用いて、前記酸化膜２及び
窒化膜３を通過できないエネルギー（３０〜１５０Ｋｅ
Ｖ）で、Ｎ型チャネルストッパー６が所望の不純物濃度
になるようリン原子を導入する。次に図１（ｃ）で、フ
ォトリソグラフィー技術を用いてＰウェル形成領域以外
にフォトレジスト４を形成し、例えばイオン注入技術を
用い、前記酸化膜２及び窒化膜３を通過しうるエネルギ
ー（１００〜２００ＫｅＶ）で、Ｐ型ウェルクが所望の
不純物濃度になるようホウ素原子を導入する。そして、
例えばイオン注入技術を用いて、前記酸化膜２及び窒化
膜３を通過できないエネルギー（３０〜１００ＫｅＶ）
で、Ｐ型チャネルストッパー８が所望の不純物濃度にな
るようホウ素原子を導入する。次に図１（ｄ）で、例え
ば熱酸化法により、選択酸化を行いフィールド酸化膜９
の形成及びＮウェル，Ｎ型チャネルストッパー，Ｐウェ
ル，Ｐ型チャネルストッパーの押込み，活性化し、素子
分離ができる。この後、通常のゲート形成、ソース及び
ドレインの形成、配線工程を行いＬＳＩが完成する。
る。図１は本発明の一実施例を説明するために工程順に
示した半導体装置の断面図である。まず図１（ａ）にお
いて、Ｐ型Ｓｉ基板１上に、例えば熱酸化法を用いて酸
化膜２を形成し、例えばＣＶＤ法を用いて窒化膜３を順
次形成する。そして、フォトリソグラフィー技術及びエ
ッチング技術を用いて能動素子領域に前記酸化膜２及び
窒化膜３を選択的に形成する。次に図１（ｂ）におい
て、フォトリソグラフィー技術を用いてＮウェル形成領
域以外にフォトレジスト４を形成し、例えばイオン注入
技術を用い、前記酸化膜２及び窒化膜３を通過しうるエ
ネルギー（１５０〜４００ＫｅＶ）で、Ｎ型ウェル５が
所望の不純物濃度になるようリン原子を導入する。そし
て、例えばイオン注入技術を用いて、前記酸化膜２及び
窒化膜３を通過できないエネルギー（３０〜１５０Ｋｅ
Ｖ）で、Ｎ型チャネルストッパー６が所望の不純物濃度
になるようリン原子を導入する。次に図１（ｃ）で、フ
ォトリソグラフィー技術を用いてＰウェル形成領域以外
にフォトレジスト４を形成し、例えばイオン注入技術を
用い、前記酸化膜２及び窒化膜３を通過しうるエネルギ
ー（１００〜２００ＫｅＶ）で、Ｐ型ウェルクが所望の
不純物濃度になるようホウ素原子を導入する。そして、
例えばイオン注入技術を用いて、前記酸化膜２及び窒化
膜３を通過できないエネルギー（３０〜１００ＫｅＶ）
で、Ｐ型チャネルストッパー８が所望の不純物濃度にな
るようホウ素原子を導入する。次に図１（ｄ）で、例え
ば熱酸化法により、選択酸化を行いフィールド酸化膜９
の形成及びＮウェル，Ｎ型チャネルストッパー，Ｐウェ
ル，Ｐ型チャネルストッパーの押込み，活性化し、素子
分離ができる。この後、通常のゲート形成、ソース及び
ドレインの形成、配線工程を行いＬＳＩが完成する。
【発明の効果】以上説明したように本発明は、一回のフ
ォトリソグラフィー工程で、Ｎウェルの不純物導入とＮ
型チャネルストッパーの不純物導入を行い、またＰウェ
ル，Ｐ型チャネルストッパーについても同様に一回のフ
ォトリソグラフィー工程で行っている。したがって、従
来の素子分離法に要するフォトリソグラフィー工程が５
回であるのに対し、本発明では、３回のフォトリソグラ
フィー工程で素子分離が可能となり、工程数を大幅に削
減することが可能となる。また、工程数の削減にともな
い工期も短くすることができ、さらに工程数に依存する
歩留をも向上する効果を有する。
ォトリソグラフィー工程で、Ｎウェルの不純物導入とＮ
型チャネルストッパーの不純物導入を行い、またＰウェ
ル，Ｐ型チャネルストッパーについても同様に一回のフ
ォトリソグラフィー工程で行っている。したがって、従
来の素子分離法に要するフォトリソグラフィー工程が５
回であるのに対し、本発明では、３回のフォトリソグラ
フィー工程で素子分離が可能となり、工程数を大幅に削
減することが可能となる。また、工程数の削減にともな
い工期も短くすることができ、さらに工程数に依存する
歩留をも向上する効果を有する。
【図１】本発明の一実施例を説明するために工程順に示
した半導体装置の断面図である。
した半導体装置の断面図である。
【図２】従来技術を説明するために工程順に示した半導
体装置の断面図である。
体装置の断面図である。
１，１１ Ｐ型Ｓｉ基板 ２，１２ 酸化膜 ３，１３ 窒化膜 ４，１４ フォトレジスト ５，１５ Ｎ型ウェル ６，１６ Ｎ型チャネルストッパー ７，１７ Ｐ型ウェル ８，１８ Ｐ型チャネルストッパー ９，１９ フィールド酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｍ 7352−4Ｍ 21/761 21/76 21/3205 27/08 ３３１ Ｂ 9170−4Ｍ 9169−4Ｍ Ｈ０１Ｌ 21/76 Ｓ 21/88 Ｅ 9170−4Ｍ 27/08 ３２１ Ｂ
Claims (2)
- 【請求項１】 半導体基板上に第１の酸化膜と第１の窒
化膜を形成する第１の工程と、フォトリソグラフィー技
術及びエッチング技術を用い能動素子領域に前記第１の
酸化膜と第１の窒化膜を残す第２の工程と、将来Ｐ型Ｍ
ＯＳトランジスタを形成する第１の領域にフォトリソグ
ラフィー技術及びイオン注入技術を用い、前記第１の酸
化膜及び第１の窒化膜を通過させうるエネルギーで半導
体基板中にＮ型不純物を導入し、さらに前記第１の酸化
膜及び第１の窒化膜がマスクとなるエネルギーでチャネ
ルストッパーにすべくＮ型不純物を導入する第３の工程
と、将来Ｎ型ＭＯＳトランジスタを形成する第２の領域
にフォトリソグラフィー技術及びイオン注入技術を用
い、前記第１の酸化膜及び第１の窒化膜を通過させうる
エネルギーで半導体基板中にＰ型不純物を導入し、さら
に前記第１の酸化膜及び第１の窒化膜がマスクとなるエ
ネルギーでチャネルストッパーにすべくＰ型不純物を導
入する第４の工程と、熱酸化法により前記第１の窒化膜
をマスクとした選択酸化により素子離酸化膜の形成及び
っ前記第１，第２の領域の不純物の押込み、活性化を行
う第５の工程を含むことを特徴とする半導体装置の製造
方法。 - 【請求項２】 半導体基板上に形成された同一マスクを
利用し半導体基板上に異なる不純物領域を形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158274A JPH0778884A (ja) | 1993-06-29 | 1993-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158274A JPH0778884A (ja) | 1993-06-29 | 1993-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778884A true JPH0778884A (ja) | 1995-03-20 |
Family
ID=15668027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5158274A Pending JPH0778884A (ja) | 1993-06-29 | 1993-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778884A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465606B1 (ko) * | 1998-06-30 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체소자의 삼중웰 제조방법 |
-
1993
- 1993-06-29 JP JP5158274A patent/JPH0778884A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465606B1 (ko) * | 1998-06-30 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체소자의 삼중웰 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991130 |