JPH02211669A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02211669A JPH02211669A JP3209889A JP3209889A JPH02211669A JP H02211669 A JPH02211669 A JP H02211669A JP 3209889 A JP3209889 A JP 3209889A JP 3209889 A JP3209889 A JP 3209889A JP H02211669 A JPH02211669 A JP H02211669A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に接合容量の
大きいＭ Ｏ、Ｓ型トランジスタのソース・ドレイン拡
散層の形成方法に関する。
大きいＭ Ｏ、Ｓ型トランジスタのソース・ドレイン拡
散層の形成方法に関する。
接合容量の大きいＭＯＳＦＥＴのソース・ドレイン拡散
層を形成する方法を、第３図にＮチャンネルＭＯ３ＦＥ
Ｔを例にとって説明する。
層を形成する方法を、第３図にＮチャンネルＭＯ３ＦＥ
Ｔを例にとって説明する。
先ず、第３図（ａ）のように、Ｎ型シリコン基板１上に
イオン注入する際のマスクとなる酸化膜２を選択的に形
成し、その後、シリコン基板１上に硼素を選択的にイオ
ン注入し、高温でドライブインしてＰウェル３を形成す
る。
イオン注入する際のマスクとなる酸化膜２を選択的に形
成し、その後、シリコン基板１上に硼素を選択的にイオ
ン注入し、高温でドライブインしてＰウェル３を形成す
る。
次いで、第３図（ｂ）のように、ＬＯＣＯ３法によりフ
ィールド酸化膜４を形成し、その後、ゲート酸化膜５及
びゲート電極６を形成する。更に、フィールド酸化膜４
とゲート電極６をマスクにシリヨン基板１上全面に砒素
をイオン注入する。
ィールド酸化膜４を形成し、その後、ゲート酸化膜５及
びゲート電極６を形成する。更に、フィールド酸化膜４
とゲート電極６をマスクにシリヨン基板１上全面に砒素
をイオン注入する。
しかる上で、第３図（Ｃ）のように、シリコン基板１を
窒素雰囲気中で熱処理することにより、シリコン基板１
のソース・ドレイン領域に注入された砒素を活性化して
Ｎ” ソース・ドレイン拡散層９を形成し、Ｐウェル３
．ゲート酸化膜５．ゲト電極６．Ｎ゛ソース・ドレイン
拡散層９からなるＮチャンネルＭＯＳ Ｆ ＥＴを形成
している。
窒素雰囲気中で熱処理することにより、シリコン基板１
のソース・ドレイン領域に注入された砒素を活性化して
Ｎ” ソース・ドレイン拡散層９を形成し、Ｐウェル３
．ゲート酸化膜５．ゲト電極６．Ｎ゛ソース・ドレイン
拡散層９からなるＮチャンネルＭＯＳ Ｆ ＥＴを形成
している。
上述したように製造される従来の半導体装置では、ＭＯ
Ｓ Ｆ ＥＴのソース・ドレイン拡散層９の接合容量は
、ウェル３の不純物濃度、ソース・ドレイン拡散層９の
深さＸｊ及びその平面上の面積で決定される。このため
、ソース・ドレイン拡散層９の接合容量を増やすために
は、ウェル３の不純物濃度を上げ、或いはソース・ドレ
イン拡散層の深さを深くし、更にはソース・ドレイン拡
散層の平面上の面積を大きくする必要がある。
Ｓ Ｆ ＥＴのソース・ドレイン拡散層９の接合容量は
、ウェル３の不純物濃度、ソース・ドレイン拡散層９の
深さＸｊ及びその平面上の面積で決定される。このため
、ソース・ドレイン拡散層９の接合容量を増やすために
は、ウェル３の不純物濃度を上げ、或いはソース・ドレ
イン拡散層の深さを深くし、更にはソース・ドレイン拡
散層の平面上の面積を大きくする必要がある。
ところが、ソース・ドレイン拡散層の平面上の面積を大
きくすることは半導体装置のチップサイズの増大につな
がり、半導体装置の高集積化に逆行するとともにコスト
の増加をまねくため、好ましくはない。また、ソース・
ドレイン拡散層の深さＸｊを深くすると、ソース・ドレ
イン間でバンチスルーを起こしやすくなり微細化には向
かなくなる。更に、ウェルの不純物濃度を」−げること
は容易であるが、ソース・ドレイン拡散層の接合容量の
異なる複数のＭＯＳ Ｆ ＥＴを同一チップ上に形成す
る場合には、各ＭＯ３Ｆ、ＥＴに対して夫々異なる濃度
のウェルを形成する必要があり、製造工程が大幅に増加
する。また、同一のＭＯＳＦＥＴにおいてソース拡散層
とドレイン拡散層の各接合容量を変えることは困難であ
る。
きくすることは半導体装置のチップサイズの増大につな
がり、半導体装置の高集積化に逆行するとともにコスト
の増加をまねくため、好ましくはない。また、ソース・
ドレイン拡散層の深さＸｊを深くすると、ソース・ドレ
イン間でバンチスルーを起こしやすくなり微細化には向
かなくなる。更に、ウェルの不純物濃度を」−げること
は容易であるが、ソース・ドレイン拡散層の接合容量の
異なる複数のＭＯＳ Ｆ ＥＴを同一チップ上に形成す
る場合には、各ＭＯ３Ｆ、ＥＴに対して夫々異なる濃度
のウェルを形成する必要があり、製造工程が大幅に増加
する。また、同一のＭＯＳＦＥＴにおいてソース拡散層
とドレイン拡散層の各接合容量を変えることは困難であ
る。
本発明は上述した問題を解消して、接合容量が大きく、
しかも任意の拡散層の接合容量を選択的に大きくするこ
とができる半導体装置の製造方法を提供することを目的
とする。
しかも任意の拡散層の接合容量を選択的に大きくするこ
とができる半導体装置の製造方法を提供することを目的
とする。
〔課題を解決するための手段］
本発明の半導体装置の製造方法は、一導電型半導体領域
のソース又はドレイン拡散層を形成する領域に夫々半導
体領域よりも高不純物濃度の一導電型拡散層を形成する
工程と、この高濃度一導電型拡散層内の夫々にこれより
も浅く逆導電型ソース・ドレイン拡散層を形成する工程
とを含んでいる。
のソース又はドレイン拡散層を形成する領域に夫々半導
体領域よりも高不純物濃度の一導電型拡散層を形成する
工程と、この高濃度一導電型拡散層内の夫々にこれより
も浅く逆導電型ソース・ドレイン拡散層を形成する工程
とを含んでいる。
また、本発明の他の半導体装置の製造方法は、一導電型
半導体領域のソース又はドレイン拡散層を形成する領域
の一方に半導体領域よりも高不純物濃度の一導電型拡散
層を形成する工程と、この高濃度一導電型拡散層内にこ
れよりも浅く逆導電型のソース拡散層又はドレイン拡散
層の一方を形成する工程とを含んでいる。
半導体領域のソース又はドレイン拡散層を形成する領域
の一方に半導体領域よりも高不純物濃度の一導電型拡散
層を形成する工程と、この高濃度一導電型拡散層内にこ
れよりも浅く逆導電型のソース拡散層又はドレイン拡散
層の一方を形成する工程とを含んでいる。
上述した製造方法では、ソース・ドレイン拡散層の夫々
又は一方の直下に、半導体領域よりも高濃度の拡散層が
存在され、ソース・ドレイン拡散層の接合容量を増大さ
せる。
又は一方の直下に、半導体領域よりも高濃度の拡散層が
存在され、ソース・ドレイン拡散層の接合容量を増大さ
せる。
次に、本発明を図面を参照して説明する。
（第１実施例）
第１図（ａ）乃至（ｆ）は本発明をＮチャンネルＭＯＳ
Ｆ ＥＴに適用した実施例を製造工程順に示す縦断面
図である。
Ｆ ＥＴに適用した実施例を製造工程順に示す縦断面
図である。
先ず、第１図（ａ）のように、比抵抗４〜５Ω・ｃｍＯ
Ｎ型シリコン基板１上に厚さ約０．６μｍの酸化膜２を
形成し、これを選択的にフォトエンチングしてイオン注
入する際のマスクパターンを形成する。その後、この酸
化膜２をマスクにして１００ＫｅＶに加速した硼素イオ
ンを例えば２ ＸＩＯ”ｃｙｎ−２注入する。
Ｎ型シリコン基板１上に厚さ約０．６μｍの酸化膜２を
形成し、これを選択的にフォトエンチングしてイオン注
入する際のマスクパターンを形成する。その後、この酸
化膜２をマスクにして１００ＫｅＶに加速した硼素イオ
ンを例えば２ ＸＩＯ”ｃｙｎ−２注入する。
次に、第１図（ｂ）のように、前記シリコン基板１を１
１００〜１２００°Ｃの窒素雰囲気中で８〜１０時間熱
処理し、深さ約１０μｍのＰウェル３を形成する。
１００〜１２００°Ｃの窒素雰囲気中で８〜１０時間熱
処理し、深さ約１０μｍのＰウェル３を形成する。
この時、Ｐウェル３中の硼素濃度は約２〜４×１０１６
ｃｍ−３となる。そして、前記酸化膜２をフッ酸系の液
でエツチング除去した後、ＮチャンネルＭＯ３ＦＥＴを
形成する部分を残しでＬ ＯＣＯＳ法により、選択的に
厚さ約０．８μｍのフィールド酸化膜４を形成する。
ｃｍ−３となる。そして、前記酸化膜２をフッ酸系の液
でエツチング除去した後、ＮチャンネルＭＯ３ＦＥＴを
形成する部分を残しでＬ ＯＣＯＳ法により、選択的に
厚さ約０．８μｍのフィールド酸化膜４を形成する。
次に、第１図（ｃ）のように、シリコン基板１の表面を
酸化し、シリコン基板表面のフィールド酸化膜４で覆わ
れていない部分に厚さ１５０〜２５０人のゲート酸化膜
５を形成する。次いで、シリコン基板１の表面に厚さ０
．６μｍのリンドープポリシリコン膜を成長し、かつこ
れを選択的にフォトエツチングしてゲート電極６を形成
する。
酸化し、シリコン基板表面のフィールド酸化膜４で覆わ
れていない部分に厚さ１５０〜２５０人のゲート酸化膜
５を形成する。次いで、シリコン基板１の表面に厚さ０
．６μｍのリンドープポリシリコン膜を成長し、かつこ
れを選択的にフォトエツチングしてゲート電極６を形成
する。
次に、第１図（ｄ）のように、ソース・ドレイン拡散層
の接合容量の大きいＭＯＳＦＥＴを形成する基板表面を
除いたシリコン基板１の表面上にフォトレジストを選択
的に形成し、フォトレジストパターン７ ストパターン７とフィールド酸化膜４及びゲート電極６
をマスクにして例えば２０ＫｅＶに加速した硼素イオン
を１×１０１′〜１ ×！Ｑ’ｚｃｍーｚシリコン基板
１の表面に選択的に注入する。
の接合容量の大きいＭＯＳＦＥＴを形成する基板表面を
除いたシリコン基板１の表面上にフォトレジストを選択
的に形成し、フォトレジストパターン７ ストパターン７とフィールド酸化膜４及びゲート電極６
をマスクにして例えば２０ＫｅＶに加速した硼素イオン
を１×１０１′〜１ ×！Ｑ’ｚｃｍーｚシリコン基板
１の表面に選択的に注入する。
次に、第１図（ｅ）のように、フォトレジストパターン
７を除去し、加熱処理することにより、ソース・ドレイ
ン拡散層の接合容量の大きいＭＯＳＦＥＴにＰ゛拡散層
８を形成する。このＰ１拡散層８の硼素濃度はＰウェル
３よりも濃くなっており、約５×１０１６〜５×１０Ｉ
７ｃｍ−３となる。この後、更にフィールド酸化膜４と
ゲート電極６をマスクにして３ＱＫｅＶに加速した砒素
イオンをシリコン基板表面に５×１０＋５〜１×１０１
６ｃｍ−２注入する。
７を除去し、加熱処理することにより、ソース・ドレイ
ン拡散層の接合容量の大きいＭＯＳＦＥＴにＰ゛拡散層
８を形成する。このＰ１拡散層８の硼素濃度はＰウェル
３よりも濃くなっており、約５×１０１６〜５×１０Ｉ
７ｃｍ−３となる。この後、更にフィールド酸化膜４と
ゲート電極６をマスクにして３ＱＫｅＶに加速した砒素
イオンをシリコン基板表面に５×１０＋５〜１×１０１
６ｃｍ−２注入する。
その後、９００°Ｃの窒素雰囲気中で約１０分間熱処理
することによって、第１図（ｆ）のように、Ｎパソース
・ドレイン拡散層９を形成する。このとき、接合容量の
大きいＭＯＳＦＥＴにおいては、Ｎ゛ソースドレイン拡
散層９は前記Ｐ゛拡散層８の上に形成される。
することによって、第１図（ｆ）のように、Ｎパソース
・ドレイン拡散層９を形成する。このとき、接合容量の
大きいＭＯＳＦＥＴにおいては、Ｎ゛ソースドレイン拡
散層９は前記Ｐ゛拡散層８の上に形成される。
これにより、Ｐウェル３，ケート酸化膜５，ゲート電極
６，Ｐ゛拡散層８，及びＮ゛ソースドレイン拡散層９か
ら成るＭＯＳＦＥ．ＴＡと、Ｐウェル３．ゲート電極５
，ゲート電極６．及びＮ゛ソースドレイン拡散層９から
成るＭ．ＯＳＦＥＴＢとが形成される。そして、特にＭ
ＯＳＦＥＴＡにおいてＰ４拡散層８は厚さ約４００人で
硼素濃度はＰウェル３よりも約１桁濃くなっておりＭＯ
ＳＦＥＴＡが動作した時のＮ＋ソース・ドレイン拡散層
９の空乏層は、ＭＯＳＦＥＴＢよりも広がり難くなり、
接合容量を大きくすることができる。
６，Ｐ゛拡散層８，及びＮ゛ソースドレイン拡散層９か
ら成るＭＯＳＦＥ．ＴＡと、Ｐウェル３．ゲート電極５
，ゲート電極６．及びＮ゛ソースドレイン拡散層９から
成るＭ．ＯＳＦＥＴＢとが形成される。そして、特にＭ
ＯＳＦＥＴＡにおいてＰ４拡散層８は厚さ約４００人で
硼素濃度はＰウェル３よりも約１桁濃くなっておりＭＯ
ＳＦＥＴＡが動作した時のＮ＋ソース・ドレイン拡散層
９の空乏層は、ＭＯＳＦＥＴＢよりも広がり難くなり、
接合容量を大きくすることができる。
（第２実施例）
第２図（ａ）乃至（ｃ）は、同一のＭＯＳＦＥＴにおい
てソース拡散層とドレイン拡散層の接合容量が異なるＭ
ＯＳＦＥＴ、ここではＰチャンネルＭＯＳＦ．ＥＴを形
成する方法を製造工程順に示す縦断面図である。
てソース拡散層とドレイン拡散層の接合容量が異なるＭ
ＯＳＦＥＴ、ここではＰチャンネルＭＯＳＦ．ＥＴを形
成する方法を製造工程順に示す縦断面図である。
先ず第２図（ａ）のように、比抵抗４〜５Ω・ｃａｎの
１シリコン基板１上にＰチャンネルＭＯＳＦＥＴを形成
する部分を残してＬＯＣＯＳ法により、選択的に厚さ約
０．８μｍのフィールド酸化膜４を形成する。次いで、
シリコン基板１の表面を酸化し、厚さ１５０〜３００μ
ｍのゲート酸化膜５を形成した後、シリコン基板１の表
面上に厚さ約０、６μｍのリンドープポリシリコン膜を
成長し、更にフォトエツチング法によりゲート電極６を
形成する。この時、ソース及びドレイン領域の面積は同
一にしている。
１シリコン基板１上にＰチャンネルＭＯＳＦＥＴを形成
する部分を残してＬＯＣＯＳ法により、選択的に厚さ約
０．８μｍのフィールド酸化膜４を形成する。次いで、
シリコン基板１の表面を酸化し、厚さ１５０〜３００μ
ｍのゲート酸化膜５を形成した後、シリコン基板１の表
面上に厚さ約０、６μｍのリンドープポリシリコン膜を
成長し、更にフォトエツチング法によりゲート電極６を
形成する。この時、ソース及びドレイン領域の面積は同
一にしている。
しかる上で、ＭＯ Ｓ Ｆ ＥＴのソースとなる部分の
表面を除いたシリコン基板１の表面上に、フォトレジス
トを選択的に形成してフォトレジストパターン７を設け
る。そして、このフォトレジストパターン７とフィール
ド酸化膜４及びゲート電極６をマスクにして例えば７０
ＫｅＶに加速した砒素イオンを５×１０１０〜１×１０
１３ｃｍ−２シリコン暴板１の表面に選択的に注入する
。
表面を除いたシリコン基板１の表面上に、フォトレジス
トを選択的に形成してフォトレジストパターン７を設け
る。そして、このフォトレジストパターン７とフィール
ド酸化膜４及びゲート電極６をマスクにして例えば７０
ＫｅＶに加速した砒素イオンを５×１０１０〜１×１０
１３ｃｍ−２シリコン暴板１の表面に選択的に注入する
。
次に、第２図（ｂ）のように、フォトレジストパターン
７を除去した上で熱処理を行い、ＭＯＳＦＥＴのソース
側にのみＮ゛拡散層８Ａを形成する。この時Ｎ゛拡散層
８Ａの砒素濃度はシリコン基板より約１〜２桁濃くなる
。この後、更にシリコン基板表面にフィールド酸化膜４
とゲート電極６をマスクにして１０ＫｅＶに加速した硼
素イオンを５×１０＋５〜１×１０１６ｃｍー２注入す
る。
７を除去した上で熱処理を行い、ＭＯＳＦＥＴのソース
側にのみＮ゛拡散層８Ａを形成する。この時Ｎ゛拡散層
８Ａの砒素濃度はシリコン基板より約１〜２桁濃くなる
。この後、更にシリコン基板表面にフィールド酸化膜４
とゲート電極６をマスクにして１０ＫｅＶに加速した硼
素イオンを５×１０＋５〜１×１０１６ｃｍー２注入す
る。
その後、９５０°Ｃの窒素雰囲気中で約５分間熱処理す
ることにより、第２図（ Ｃ 、）のように、Ｐソース
・ドレイン拡散層９Ａを形成する。この結果、Ｐ゛ソー
ス拡散層９Ａば直下にＮ゛拡散層肥が存在し、Ｐ゛ ド
レイン拡散層９Ａに比較して接合容量が増大されること
になる。
ることにより、第２図（ Ｃ 、）のように、Ｐソース
・ドレイン拡散層９Ａを形成する。この結果、Ｐ゛ソー
ス拡散層９Ａば直下にＮ゛拡散層肥が存在し、Ｐ゛ ド
レイン拡散層９Ａに比較して接合容量が増大されること
になる。
なお、この実施例ではＮ＋拡散層８Ａの厚さは５０〜２
００人に設定している。
００人に設定している。
以上説明したように本発明は、ソース・ドレイン拡散層
を形成する領域の少なくとも一方に半導体領域よりも高
不純物濃度の一導電型拡散層を形成し、かつこの高濃度
一導電型拡散層内の夫々又は一方にこれよりも浅く逆導
電型ソース・ドレイン拡散層の夫々又は一方を形成して
いるので、ソース・ドレイン拡散層の直下に半導体領域
よりも高濃度の拡散層が存在されることになり、ソース
・ドレイン拡散層における空乏層の広がりを小さくして
接合容量の大きなＭＯＳ Ｆ ＥＴを容易に製造するこ
とができる。
を形成する領域の少なくとも一方に半導体領域よりも高
不純物濃度の一導電型拡散層を形成し、かつこの高濃度
一導電型拡散層内の夫々又は一方にこれよりも浅く逆導
電型ソース・ドレイン拡散層の夫々又は一方を形成して
いるので、ソース・ドレイン拡散層の直下に半導体領域
よりも高濃度の拡散層が存在されることになり、ソース
・ドレイン拡散層における空乏層の広がりを小さくして
接合容量の大きなＭＯＳ Ｆ ＥＴを容易に製造するこ
とができる。
これにより、ソース・ドレイン拡散層の平面面積を大き
くする必要がなく、半導体装置の高集積化が実現できる
。
くする必要がなく、半導体装置の高集積化が実現できる
。
また、接合容量の異なるＭＯ’５ＦＥＴを同時に形成す
ることが可能となり、例えばスタチックＲＡ Ｍ （
Ｓ ＲＡ Ｍ ： ５ｔａｔｉｃ Ｒａｎｃｌ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）において記憶
部の接合容量の大きなＭＯＳ Ｆ ＥＴと周辺部の接合
容量の小さなＭＯＳＦＥＴを同時に形成する場合に適用
すれば、α線によるソフトエラーレートが低く、入出力
のアクセススピードが速いデバイスを低コストで製造す
ることができる。
ることが可能となり、例えばスタチックＲＡ Ｍ （
Ｓ ＲＡ Ｍ ： ５ｔａｔｉｃ Ｒａｎｃｌ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）において記憶
部の接合容量の大きなＭＯＳ Ｆ ＥＴと周辺部の接合
容量の小さなＭＯＳＦＥＴを同時に形成する場合に適用
すれば、α線によるソフトエラーレートが低く、入出力
のアクセススピードが速いデバイスを低コストで製造す
ることができる。
第１図（ａ）乃至（ｆ）は本発明の第１実施例を製造工
程順に示す縦断面図、第２図（ａ）乃至（Ｃ）は本発明
の第２実施例を製造工程順に示す縦断面図、第３図（ａ
）乃至（Ｃ）は従来の製造方法を工程順に示す縦断面図
である。 １・・・Ｎ型シリコン基板、２・・・酸化膜、３・・・
Ｐウェル、４・・・フィールド酸化膜、５・・・ゲート
酸化膜、６・・・ゲート電極、７・・・フォトレジスト
、８・・・Ｐ゛拡散層、８Ａ・・・Ｎ゛拡散層、９・・
・Ｎ゛ソースドレイン拡散層、９Ａ・・・Ｐ＋ソース・
ドレイン拡散層。 憾 Ｃす 綜 城
程順に示す縦断面図、第２図（ａ）乃至（Ｃ）は本発明
の第２実施例を製造工程順に示す縦断面図、第３図（ａ
）乃至（Ｃ）は従来の製造方法を工程順に示す縦断面図
である。 １・・・Ｎ型シリコン基板、２・・・酸化膜、３・・・
Ｐウェル、４・・・フィールド酸化膜、５・・・ゲート
酸化膜、６・・・ゲート電極、７・・・フォトレジスト
、８・・・Ｐ゛拡散層、８Ａ・・・Ｎ゛拡散層、９・・
・Ｎ゛ソースドレイン拡散層、９Ａ・・・Ｐ＋ソース・
ドレイン拡散層。 憾 Ｃす 綜 城
Claims (1)
- 【特許請求の範囲】 １、一導電型半導体領域に逆導電型ソース・ドレイン拡
散層を形成したＭＯＳＦＥＴの製造方法において、前記
一導電型半導体領域のソース又はドレイン拡散層を形成
する領域に夫々前記半導体領域よりも高不純物濃度の一
導電型拡散層を形成する工程と、この高濃度一導電型拡
散層内の夫々にこれよりも浅く逆導電型ソース・ドレイ
ン拡散層を形成する工程とを含むことを特徴とする半導
体装置の製造方法。 ２、一導電型半導体領域に逆導電型ソース・ドレイン拡
散層を形成したＭＯＳＦＥＴの製造方法において、前記
一導電型半導体領域のソース又はドレイン拡散層を形成
する領域の一方に前記半導体領域よりも高不純物濃度の
一導電型拡散層を形成する工程と、この高濃度一導電型
拡散層内にこれよりも浅く逆導電型のソース拡散層又は
ドレイン拡散層の一方を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209889A JPH02211669A (ja) | 1989-02-10 | 1989-02-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209889A JPH02211669A (ja) | 1989-02-10 | 1989-02-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02211669A true JPH02211669A (ja) | 1990-08-22 |
Family
ID=12349419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3209889A Pending JPH02211669A (ja) | 1989-02-10 | 1989-02-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02211669A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100607317B1 (ko) * | 1997-08-30 | 2006-10-11 | 주식회사 하이닉스반도체 | 반도체소자의접합부형성방법 |
-
1989
- 1989-02-10 JP JP3209889A patent/JPH02211669A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100607317B1 (ko) * | 1997-08-30 | 2006-10-11 | 주식회사 하이닉스반도체 | 반도체소자의접합부형성방법 |
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