JPH0779461B2 - テレテキスト信号処理回路 - Google Patents
テレテキスト信号処理回路Info
- Publication number
- JPH0779461B2 JPH0779461B2 JP61238205A JP23820586A JPH0779461B2 JP H0779461 B2 JPH0779461 B2 JP H0779461B2 JP 61238205 A JP61238205 A JP 61238205A JP 23820586 A JP23820586 A JP 23820586A JP H0779461 B2 JPH0779461 B2 JP H0779461B2
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- JP
- Japan
- Prior art keywords
- page
- memory
- circuit
- teletext
- received
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/08—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division
- H04N7/087—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only
- H04N7/088—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only the inserted signal being digital
- H04N7/0882—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only the inserted signal being digital for the transmission of character code signals, e.g. for teletext
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
Description
【発明の詳細な説明】 本発明は、テレテキスト受信機用のテレテキスト信号処
理回路であって、受信したテレテキスト信号から受信ペ
ージアドレスを選択するページアドレス選択回路と、ペ
ージ番号メモリによって決定されたページの受信テレテ
キスト情報を書込むことができるマルチページメモリと
を有するテレテキスト信号処理回路に関する。
理回路であって、受信したテレテキスト信号から受信ペ
ージアドレスを選択するページアドレス選択回路と、ペ
ージ番号メモリによって決定されたページの受信テレテ
キスト情報を書込むことができるマルチページメモリと
を有するテレテキスト信号処理回路に関する。
上述した形式のテレテキスト信号処理回路は刊行物“ア
イ・イー・イー・イー・トランザクションズ・オブ・コ
ンシューマー・エレクトロニクス（I.E.E.E.Transactio
ns on Consumer Electronics）",Vol.CE−30,No.3,Augu
st 1984,第442〜446頁から既知である。この刊行物の第
443頁に記載された如く、ページ番号メモリには、マル
チページメモリに蓄積する必要があるページ番号又はア
ドレスを数種の態様において蓄積することができる。そ
の場合、受信したテレテキスト情報が、その番号又ペー
ジアドレスがページ番号メモリに存在するページと関連
するかどうかを指示する回路を設ける必要がある。
イ・イー・イー・イー・トランザクションズ・オブ・コ
ンシューマー・エレクトロニクス（I.E.E.E.Transactio
ns on Consumer Electronics）",Vol.CE−30,No.3,Augu
st 1984,第442〜446頁から既知である。この刊行物の第
443頁に記載された如く、ページ番号メモリには、マル
チページメモリに蓄積する必要があるページ番号又はア
ドレスを数種の態様において蓄積することができる。そ
の場合、受信したテレテキスト情報が、その番号又ペー
ジアドレスがページ番号メモリに存在するページと関連
するかどうかを指示する回路を設ける必要がある。
かかる回路には、直列又は並列に作動できる比較回路を
使用することができる。受信したページアドレスとペー
ジ番号メモリに蓄積した番号との直列比較は時間を費
し、一方、並列比較は著しく多数の比較回路を必要とす
る。
使用することができる。受信したページアドレスとペー
ジ番号メモリに蓄積した番号との直列比較は時間を費
し、一方、並列比較は著しく多数の比較回路を必要とす
る。
本発明の目的は、受信したページアドレスが、マルチペ
ージメモリに情報を書込む必要があるページと関連する
かどうかを迅速かつ簡単な態様で決定できるようにした
テレテキスト信号処理回路を提供するにある。
ージメモリに情報を書込む必要があるページと関連する
かどうかを迅速かつ簡単な態様で決定できるようにした
テレテキスト信号処理回路を提供するにある。
かかる目的を達成するための本発明のテレテキスト信号
処理回路の比較回路が、受信し得るそれぞれのページ番
号のためのメモリ位置を持つメモリによって構成さ
れ、、該メモリは、要求されたページ番号によってアド
レスされた各メモリ位置に書込指令を蓄積するため、要
求されたページ番号によってアドレス可能であり、該メ
モリは更に、蓄積された書込指令を読み出すため、受信
したページ番号によってアドレス可能であることを特徴
とする。
処理回路の比較回路が、受信し得るそれぞれのページ番
号のためのメモリ位置を持つメモリによって構成さ
れ、、該メモリは、要求されたページ番号によってアド
レスされた各メモリ位置に書込指令を蓄積するため、要
求されたページ番号によってアドレス可能であり、該メ
モリは更に、蓄積された書込指令を読み出すため、受信
したページ番号によってアドレス可能であることを特徴
とする。
簡単かつ迅速なページアドレス処理は、ページアドレス
番号メモリを受信ページアドレスを介してアドレス指定
可能ならしめて、マルチページメモリに書込むべきペー
ジのページアドレスを供給された場合ページ番号メモリ
が前記マルチページメモリに対する書込指令を供給する
ようにすることによって達成できる。
番号メモリを受信ページアドレスを介してアドレス指定
可能ならしめて、マルチページメモリに書込むべきペー
ジのページアドレスを供給された場合ページ番号メモリ
が前記マルチページメモリに対する書込指令を供給する
ようにすることによって達成できる。
なお、テレテキスト送信機に対する自動ページ選択器の
カウンタのための一時停止指令を、前記カウンタを介し
てアドレス指定可能なページおよびチャンネル番号メモ
リによって発生させることは米国特許第4,075,422号明
細書から既知である。
カウンタのための一時停止指令を、前記カウンタを介し
てアドレス指定可能なページおよびチャンネル番号メモ
リによって発生させることは米国特許第4,075,422号明
細書から既知である。
本発明の実施例においては、ページ番号メモリが、所要
ページアドレスの十の桁および一の桁の数の組合せをそ
れぞれ示す８ビットワードのための記憶回路と、十の桁
および一の桁の数の関連する組合せに対し８ビットワー
ドにおいて前記百の桁の数に対応するビット位置におけ
るビット値を選択するため受信ページアドレスの百の桁
の数によって制御可能な選択回路とを具えることを特徴
とする。これにより、ページ番号の百の桁の数が十およ
び一の桁の数から分離された“マガジン”番号として送
信されるテレテキストシステムに特に好適な回路が得ら
れる。
ページアドレスの十の桁および一の桁の数の組合せをそ
れぞれ示す８ビットワードのための記憶回路と、十の桁
および一の桁の数の関連する組合せに対し８ビットワー
ドにおいて前記百の桁の数に対応するビット位置におけ
るビット値を選択するため受信ページアドレスの百の桁
の数によって制御可能な選択回路とを具えることを特徴
とする。これにより、ページ番号の百の桁の数が十およ
び一の桁の数から分離された“マガジン”番号として送
信されるテレテキストシステムに特に好適な回路が得ら
れる。
ページ番号メモリは固定プログラムされた読出専用メモ
リ（ROM）又はプログラマブルメモリを具えることがで
きる。プログラマブルメモリは種々の態様においてプロ
グラムすることができ、例えば、ユーザによるか又は自
動的に、例えば、受信テレテキスト情報によるか又はユ
ーザの慣行に適応することによりプログラムすることが
できる。
リ（ROM）又はプログラマブルメモリを具えることがで
きる。プログラマブルメモリは種々の態様においてプロ
グラムすることができ、例えば、ユーザによるか又は自
動的に、例えば、受信テレテキスト情報によるか又はユ
ーザの慣行に適応することによりプログラムすることが
できる。
以下図面につき本発明の実施例を説明する。
第１図は本発明によるテレテキスト信号処理回路の実施
例を示すブロック図である。
例を示すブロック図である。
本発明に関係しない事項の詳細は省略し、かかる事項の
詳細は、例えば、“エレクトロニック・コンポーネンツ
・アンド・アプリケーションズ（Electronic Component
s and Applications）",VOL.6,No.1,1984,第15〜19頁の
如き、市販の集積回路に関する刊行物に記載されてい
る。
詳細は、例えば、“エレクトロニック・コンポーネンツ
・アンド・アプリケーションズ（Electronic Component
s and Applications）",VOL.6,No.1,1984,第15〜19頁の
如き、市販の集積回路に関する刊行物に記載されてい
る。
第１図においてテレテキスト信号を含むテレビジョン信
号は分離回路３の入力端子１に供給する。SAA5230形式
の分離回路とすることができる分離回路３は出力端子５
においてクロック信号を送出しかつ出力端子７において
データ信号を送出する。
号は分離回路３の入力端子１に供給する。SAA5230形式
の分離回路とすることができる分離回路３は出力端子５
においてクロック信号を送出しかつ出力端子７において
データ信号を送出する。
分離回路３の出力端子７におけるデータ信号は直並列変
換器11の入力端子９に供給し、この直並列変換器の出力
端子13はデータワードメモリ17の入力端子15およびフレ
ーミング（framing）コード検出器21の入力端子19に接
続する。
換器11の入力端子９に供給し、この直並列変換器の出力
端子13はデータワードメモリ17の入力端子15およびフレ
ーミング（framing）コード検出器21の入力端子19に接
続する。
フレーミングコード検出器21の出力端子23はデータワー
ド同期回路27の入力端子25に接続し、このデータワード
同期回路の入力端子29には分離回路３の出力端子５から
クロック信号を供給する。データワード同期回路の出力
端子31からはデータワードメモリ17の入力端子33にデー
タワード毎に蓄積指令を供給して、２つの順次の蓄積指
令の間の時間間隔にこのデータメモリの出力端子35に受
信データワードが存在するようにする。
ド同期回路27の入力端子25に接続し、このデータワード
同期回路の入力端子29には分離回路３の出力端子５から
クロック信号を供給する。データワード同期回路の出力
端子31からはデータワードメモリ17の入力端子33にデー
タワード毎に蓄積指令を供給して、２つの順次の蓄積指
令の間の時間間隔にこのデータメモリの出力端子35に受
信データワードが存在するようにする。
データワードメモリ17の出力端子35におけるデータワー
ドはハミング・コード検出回路39の入力端子37および遅
延回路43の入力端子41に供給する。バミング・コード検
出回路39の出力端子45は、検出したハミング・コードが
適正であることを示す信号をゲーティング信号発生器49
の入力端子47に供給する。
ドはハミング・コード検出回路39の入力端子37および遅
延回路43の入力端子41に供給する。バミング・コード検
出回路39の出力端子45は、検出したハミング・コードが
適正であることを示す信号をゲーティング信号発生器49
の入力端子47に供給する。
またゲーティング信号発生器49はデータワード同期回路
27の出力端子31に接続した入力端子51をも有する。ゲー
ティング信号発生器49はその出力端子55を介し複数のゲ
ーティング信号をページアドレス選択回路59の入力端子
57に供給し、このページアドレス選択回路の入力端子61
にはハミング・コード検出回路39の出力端子63から訂正
されたデータワードを供給する。
27の出力端子31に接続した入力端子51をも有する。ゲー
ティング信号発生器49はその出力端子55を介し複数のゲ
ーティング信号をページアドレス選択回路59の入力端子
57に供給し、このページアドレス選択回路の入力端子61
にはハミング・コード検出回路39の出力端子63から訂正
されたデータワードを供給する。
ページアドレス選択回路59は、出力端子65においてはペ
ージアドレスの百の桁の数を示す３ビット数（時として
マガジン番号と称す）を送出し、出力端子67においては
ページアドレスの十の桁の数を示す４ビット数を送出
し、かつ出力端子69においてはページアドレスの一の桁
の数を示す４ビット数を送出する。行アドレスゼロが生
じた場合、ページアドレス選択回路59の出力端子71から
は書込指令を与える信号が記憶回路75の入力端子73に供
給され、この記憶回路においてはページアドレス選択回
路59の出力端子67および69から生ずるページアドレスの
十の桁および一の桁の数が、次の行アドレスゼロが生ず
るまで蓄積される。
ージアドレスの百の桁の数を示す３ビット数（時として
マガジン番号と称す）を送出し、出力端子67においては
ページアドレスの十の桁の数を示す４ビット数を送出
し、かつ出力端子69においてはページアドレスの一の桁
の数を示す４ビット数を送出する。行アドレスゼロが生
じた場合、ページアドレス選択回路59の出力端子71から
は書込指令を与える信号が記憶回路75の入力端子73に供
給され、この記憶回路においてはページアドレス選択回
路59の出力端子67および69から生ずるページアドレスの
十の桁および一の桁の数が、次の行アドレスゼロが生ず
るまで蓄積される。
記憶回路75の出力端子77からは、受信したページアドレ
スの十および一の桁の数を示す７ビット信号がページ番
号記憶回路81の入力端子79に供給される一方、ページア
ドレス選択回路59の出力端子65からは、このページアド
レスの百の桁の数字を示す３ビット信号がページ番号記
憶回路81の入力端子83に供給される。
スの十および一の桁の数を示す７ビット信号がページ番
号記憶回路81の入力端子79に供給される一方、ページア
ドレス選択回路59の出力端子65からは、このページアド
レスの百の桁の数字を示す３ビット信号がページ番号記
憶回路81の入力端子83に供給される。
ページ番号記憶回路81の入力端子79は記憶回路87のアド
レス入力端子85に接続する。この場合記憶回路87は８ビ
ットワードを128個記憶するランダムアクセスメモリ（R
AM）である。これら８ビットワードのうち100ワードの
各々はページ番号における十の桁および一の桁の数の10
0個の組合せの一つにそれぞれ対応する。マルチページ
メモリに書込むことを所望された、ページ番号の十およ
び一の桁の数の組合せと関連する百の桁の数に対応す
る、１ワードにおける各位置において、関連ビットは書
込指令に対応する値を有する。入力端子85にアドレスが
供給された場合記憶回路87の出力端子89に８ビットワー
ドが発生し、このワードは選択回路93の入力端子91に供
給し、この選択回路の入力端子94にはページ番号記憶回
路81の入力端子83から生ずるページアドレスの３ビット
から成る百の桁の数、即ちマガジン番号を供給する。
レス入力端子85に接続する。この場合記憶回路87は８ビ
ットワードを128個記憶するランダムアクセスメモリ（R
AM）である。これら８ビットワードのうち100ワードの
各々はページ番号における十の桁および一の桁の数の10
0個の組合せの一つにそれぞれ対応する。マルチページ
メモリに書込むことを所望された、ページ番号の十およ
び一の桁の数の組合せと関連する百の桁の数に対応す
る、１ワードにおける各位置において、関連ビットは書
込指令に対応する値を有する。入力端子85にアドレスが
供給された場合記憶回路87の出力端子89に８ビットワー
ドが発生し、このワードは選択回路93の入力端子91に供
給し、この選択回路の入力端子94にはページ番号記憶回
路81の入力端子83から生ずるページアドレスの３ビット
から成る百の桁の数、即ちマガジン番号を供給する。
ページアドレス選択回路59の出力端子71から選択回路93
の入力端子95に行アドスゼロ信号が供給された瞬時にこ
の選択回路93は、その入力端子91における８ビットワー
ドから、入力端子94に供給されたマガジン番号に対応す
る位置におけるビットを選択し、丁度リセットされたア
ドレス指定可能８ビットレジスタにおいてこのマガジン
番号に対応する位置に蓄積する。このビットは、例え
ば、書込指令に対応する値を有することができる。２つ
の行アドレスゼロ信号の間において同じマガジン番号が
生ずる場合前記８ビットレジスタは選択回路93の出力端
子96に書込指令を供給し、この書込指令はマルチページ
メモリ99の入力端子97に供給される。
の入力端子95に行アドスゼロ信号が供給された瞬時にこ
の選択回路93は、その入力端子91における８ビットワー
ドから、入力端子94に供給されたマガジン番号に対応す
る位置におけるビットを選択し、丁度リセットされたア
ドレス指定可能８ビットレジスタにおいてこのマガジン
番号に対応する位置に蓄積する。このビットは、例え
ば、書込指令に対応する値を有することができる。２つ
の行アドレスゼロ信号の間において同じマガジン番号が
生ずる場合前記８ビットレジスタは選択回路93の出力端
子96に書込指令を供給し、この書込指令はマルチページ
メモリ99の入力端子97に供給される。
その瞬時にマルチページメモリ99の入力端子101には遅
延回路43の出力端子103から所望のページ番号と共にテ
レテキスト情報の行の始めが供給され、従ってこの情報
がマルチページメモリに書込まれる。
延回路43の出力端子103から所望のページ番号と共にテ
レテキスト情報の行の始めが供給され、従ってこの情報
がマルチページメモリに書込まれる。
マルチページメモリ99は、例えば、先に述べた刊行物
“アイ・イー・イー・イー トランザクションズ・オン
・コンシューマー・エレクトロニクス",August 1984,第
442〜446頁に記載された如き直列メモリとすることがで
きる。
“アイ・イー・イー・イー トランザクションズ・オン
・コンシューマー・エレクトロニクス",August 1984,第
442〜446頁に記載された如き直列メモリとすることがで
きる。
操作回路107により切換スイッチ109を介してページ番号
が選択された場合テレテキストデコーダ105の入力端子1
04にはまずマルチページメモリ99の出力端子111から信
号が供給され、所望ページ情報が蓄積されていない場合
テレテキストデコーダの前記入力端子には遅延回路43の
出力端子103から信号が供給される。
が選択された場合テレテキストデコーダ105の入力端子1
04にはまずマルチページメモリ99の出力端子111から信
号が供給され、所望ページ情報が蓄積されていない場合
テレテキストデコーダの前記入力端子には遅延回路43の
出力端子103から信号が供給される。
記憶回路87のアドレス入力端子85は書込回路115の出力
端子113にも接続し、この書込回路の出力端子117は記憶
回路87の書込・読出指令信号入力端子119に接続し、か
つこの書込回路の出力端子121は記憶回路87の出力端子8
9に接続する。書込回路115の出力端子117に書込指令が
発生した場合、この出力端子89は記憶回路87に書込むべ
きワードのための入力端子として作動し、このワードは
書込回路115の出力端子121から発生しかつ書込回路115
の出力端子113から入力端子85に供給されたアドレスに
おいて記憶回路87に書込まれる。所要に応じ、これは操
作回路107の影響のもとに又はテレテキスト情報に存在
するデータの影響のもとに行うようにすることができ
る。
端子113にも接続し、この書込回路の出力端子117は記憶
回路87の書込・読出指令信号入力端子119に接続し、か
つこの書込回路の出力端子121は記憶回路87の出力端子8
9に接続する。書込回路115の出力端子117に書込指令が
発生した場合、この出力端子89は記憶回路87に書込むべ
きワードのための入力端子として作動し、このワードは
書込回路115の出力端子121から発生しかつ書込回路115
の出力端子113から入力端子85に供給されたアドレスに
おいて記憶回路87に書込まれる。所要に応じ、これは操
作回路107の影響のもとに又はテレテキスト情報に存在
するデータの影響のもとに行うようにすることができ
る。
ページ番号記憶回路81を読出専用メモリで構成した場
合、書込回路115を省略すること勿論である。
合、書込回路115を省略すること勿論である。
所要に応じ記憶回路87は、例えば、10ビット・ページア
ドレスでアドレス指定できる1024ビットメモリとして構
成することができる。上述した実施例は価格の点で一般
的に極めて好適である。所要に応じ回路の一部の機能を
マイクロプロセッサによって行わせることができる。
ドレスでアドレス指定できる1024ビットメモリとして構
成することができる。上述した実施例は価格の点で一般
的に極めて好適である。所要に応じ回路の一部の機能を
マイクロプロセッサによって行わせることができる。
第１図は本発明の実施例を示すブロック図である。 ３……分離回路、11……直並列変換器 17……データワードメモリ 21……フレーミングコード検出器 27……データワード同期回路 39……ハミング・コード検出回路 43……遅延回路 49……ゲーティング信号発生器 59……ページアドレス選択回路 75……記憶回路 81……ページ番号記憶回路 87……記憶回路、93……選択回路 99……マルチページメモリ 105……テレテキストデコーダ 107……操作回路、109……切換スイッチ 115……書込回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィルヘルムス・フランシスクス・フェッ ケス オランダ国5621 ベーアー アインドーフ ェン フルーネヴァウツウェッハ１ (72)発明者 ヘルマン・ヤン・レニール・シュミッツ オランダ国5621 ベーアー アインドーフ ェン フルーネヴァウツウェッハ１ (56)参考文献 特開 昭58−31687（ＪＰ，Ａ)
Claims (3)
- 【請求項１】テレテキスト受信機用のテレテキスト信号
処理回路であって、受信したテレテキスト信号から受信
したページ番号を検出するページ番号検出回路と、書込
指令に応答して受信したテレテキストページを書込むた
めのマルチページメモリと、マルチページメモリに書込
むことを要求された複数のテレテキストのページ番号を
発生する操作手段と、受信したページ番号が前記要求さ
れたテレテキストのページ番号の１つに合致するときに
書込指令を発生する比較回路とを有するテレテキスト信
号処理回路において、 該比較回路が、受信し得るそれぞれのページ番号のため
のメモリ位置を持つメモリによって構成され、該メモリ
は、要求されたページ番号によってアドレスされた各メ
モリ位置に書込指令を蓄積するため、要求されたページ
番号によってアドレス可能であり、該メモリは更に、蓄
積された書込指令を読み出すため、受信したページ番号
によってアドレス可能であることを特徴とするテレテキ
スト信号処理回路。 - 【請求項２】ページ番号メモリ（81）が、要求されるペ
ージアドレスの十の桁および一の桁の可能な組合わせを
それぞれ示す８ビットワードのための記憶回路（87）
と、関連する十の桁および一の桁の数の組合わせの８ビ
ットワード（入力端子91）の百の桁の数に対応するビッ
ト位置におけるビット値を選択するため、受信したペー
ジアドレスの百の桁の数（入力端子94）によって制御可
能な選択回路（93）とを具えることを特徴とする特許請
求の範囲第１項記載のテレテキスト信号処理回路。 - 【請求項３】記憶回路（87）が、少なくとも所望のペー
ジアドレスにおいて生ずる十および一の桁の数の可能な
組合わせの数に対応する多数のワード位置を有するラン
ダムアクセスメモリであり、該メモリには、所望のペー
ジアドレスの百の桁の数に対応する位置のビットが書込
指令に対応する値を有するワードが書込まれることを特
徴とする特許請求の範囲第２項記載のテレテキスト信号
処理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8502766A NL8502766A (nl) | 1985-10-10 | 1985-10-10 | Teletextsignaalverwerkingsschakeling voor een teletextontvanger. |
| NL8502766 | 1985-10-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6288490A JPS6288490A (ja) | 1987-04-22 |
| JPH0779461B2 true JPH0779461B2 (ja) | 1995-08-23 |
Family
ID=19846695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61238205A Expired - Fee Related JPH0779461B2 (ja) | 1985-10-10 | 1986-10-08 | テレテキスト信号処理回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4697046A (ja) |
| EP (1) | EP0220763B1 (ja) |
| JP (1) | JPH0779461B2 (ja) |
| DE (1) | DE3679632D1 (ja) |
| NL (1) | NL8502766A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1203580B (it) * | 1986-06-30 | 1989-02-15 | Italiana Per Lo Sviluppo Dell | Ricevitore perfezionato per trasmissioni teletext |
| GB2215569A (en) * | 1988-02-26 | 1989-09-20 | Philips Electronic Associated | Multi-page teletext decoder arrangements |
| US4931870A (en) * | 1988-03-18 | 1990-06-05 | Rca Licensing Corporation | Rapid access teletext decoder arrangement |
| NL8900121A (nl) * | 1989-01-19 | 1990-08-16 | Philips Nv | Ontvanger van televisie signalen met teletext decoder en adaptieve wachttijdverkortingsschakeling. |
| US5390038A (en) * | 1990-06-08 | 1995-02-14 | Cecchini; Warren P. | Half-duplex communications interface |
| EP1053643A2 (en) * | 1998-05-08 | 2000-11-22 | Koninklijke Philips Electronics N.V. | Interactive television |
| EP1124374A1 (en) * | 2000-02-08 | 2001-08-16 | Koninklijke Philips Electronics N.V. | Teletext receiver |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1556360A (en) * | 1975-06-21 | 1979-11-21 | Communications Patents Ltd | Teletext decoders comprising a page selector |
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- 1985-10-10 NL NL8502766A patent/NL8502766A/nl not_active Application Discontinuation
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1986
- 1986-10-08 DE DE8686201739T patent/DE3679632D1/de not_active Expired - Lifetime
- 1986-10-08 EP EP86201739A patent/EP0220763B1/en not_active Expired
- 1986-10-08 JP JP61238205A patent/JPH0779461B2/ja not_active Expired - Fee Related
- 1986-10-10 US US06/918,176 patent/US4697046A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0220763B1 (en) | 1991-06-05 |
| JPS6288490A (ja) | 1987-04-22 |
| DE3679632D1 (de) | 1991-07-11 |
| US4697046A (en) | 1987-09-29 |
| NL8502766A (nl) | 1987-05-04 |
| EP0220763A1 (en) | 1987-05-06 |
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