JPH078027B2 - 分配スイツチヤ - Google Patents
分配スイツチヤInfo
- Publication number
- JPH078027B2 JPH078027B2 JP60184717A JP18471785A JPH078027B2 JP H078027 B2 JPH078027 B2 JP H078027B2 JP 60184717 A JP60184717 A JP 60184717A JP 18471785 A JP18471785 A JP 18471785A JP H078027 B2 JPH078027 B2 JP H078027B2
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- JP
- Japan
- Prior art keywords
- control
- switching
- circuit
- output
- switching elements
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はテレビジョン信号切替装置における分配スイッ
チャに関する。
チャに関する。
従来、この種のテレビジョン信号の切替器は、入力数15
入力とか30入力程度で出力数が１出力という装置が使用
されており、制御回路も１出力単位で考えられていたた
めその制御回路も複雑ではなかった。近年、分配スイッ
チャの規模が大きくなり、例えば512×512程度の大規模
スイッチャを構成する場合、制御回路として、その出力
数（512個）に対応した多数のインターフェース制御回
路が必要になるいうことになる。
入力とか30入力程度で出力数が１出力という装置が使用
されており、制御回路も１出力単位で考えられていたた
めその制御回路も複雑ではなかった。近年、分配スイッ
チャの規模が大きくなり、例えば512×512程度の大規模
スイッチャを構成する場合、制御回路として、その出力
数（512個）に対応した多数のインターフェース制御回
路が必要になるいうことになる。
このように大規模スイッチャを構成する場合、複数のイ
ンタフェース制御回路が必要であるため、回路が複雑
化，大形化し、制御回路の小形化およびコストダウンが
困難であった。
ンタフェース制御回路が必要であるため、回路が複雑
化，大形化し、制御回路の小形化およびコストダウンが
困難であった。
本発明の目的は、このような問題点を解決し、小形で安
価な分配スイッチャを提供するとこにある。
価な分配スイッチャを提供するとこにある。
本発明の分配スイッチャの構成は、バイナリコードに変
換された切替制御データによってテレビジョン信号を切
替える複数の切替素子およびこれら複数の切替素子をそ
れぞれ含む複数の切替器を切替える分配スイッチャにお
いて、前記切替器の入出力番号を識別する第１のプリセ
ットコードを受けるプロセッサ部と、このプロセッサ部
とバスを介して接続されたメモリ部および制御入出力イ
ンターフェースロジックを含む制御回路と、前記制御入
出力インターフェースロジックを介して接続される制御
バスと、この制御バスから所定ビットの制御信号を受け
所定切替器の入出力数を識別する第２のプリセットコー
ドとを照合しこれらが一致したとき照合出力をとり出す
照合回路と、この照合出力があったとき前記制御バスか
らの制御信号をラッチしかつデコードするラッチ・デコ
ード回路とを備え、このラッチ・デコード回路の出力に
よってそれぞれ前記複数の切替素子がオンオフ制御され
前記テレビジョン信号が切替えられるようにしたことを
特徴とする。
換された切替制御データによってテレビジョン信号を切
替える複数の切替素子およびこれら複数の切替素子をそ
れぞれ含む複数の切替器を切替える分配スイッチャにお
いて、前記切替器の入出力番号を識別する第１のプリセ
ットコードを受けるプロセッサ部と、このプロセッサ部
とバスを介して接続されたメモリ部および制御入出力イ
ンターフェースロジックを含む制御回路と、前記制御入
出力インターフェースロジックを介して接続される制御
バスと、この制御バスから所定ビットの制御信号を受け
所定切替器の入出力数を識別する第２のプリセットコー
ドとを照合しこれらが一致したとき照合出力をとり出す
照合回路と、この照合出力があったとき前記制御バスか
らの制御信号をラッチしかつデコードするラッチ・デコ
ード回路とを備え、このラッチ・デコード回路の出力に
よってそれぞれ前記複数の切替素子がオンオフ制御され
前記テレビジョン信号が切替えられるようにしたことを
特徴とする。
次に、本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。図にお
いて、バイナリーコード化制御信号１と入出力番号を識
別する第１のプリセットコード２とが、制御回路13のCP
U3に入力され、このCPU3でROM4のプログラムに従ってこ
れら制御信号１と第１プリセットコード２とを比較して
いる。この比較した結果、切替器８…８′を制御すべき
データであると判定されると、CPU3からRAM5の適当なア
ドレスへメモリし、同時に制御入出力インタフェース用
ロジック６は制御データを出力する。このインタフェー
ス用ロジック６から制御データを制御バス７へ出力す
る。
いて、バイナリーコード化制御信号１と入出力番号を識
別する第１のプリセットコード２とが、制御回路13のCP
U3に入力され、このCPU3でROM4のプログラムに従ってこ
れら制御信号１と第１プリセットコード２とを比較して
いる。この比較した結果、切替器８…８′を制御すべき
データであると判定されると、CPU3からRAM5の適当なア
ドレスへメモリし、同時に制御入出力インタフェース用
ロジック６は制御データを出力する。このインタフェー
ス用ロジック６から制御データを制御バス７へ出力す
る。
例えば、切替素子12が512個あり、切替器８が512個ある
512×512の入力切替えの場合、第１のプリセットコード
２は、512個の切替器８の１個を指定する切替信号であ
り、制御信号１は、どの切替器８〜８′のどの切替素子
12を選択する２バイト程度の指定信号となる。
512×512の入力切替えの場合、第１のプリセットコード
２は、512個の切替器８の１個を指定する切替信号であ
り、制御信号１は、どの切替器８〜８′のどの切替素子
12を選択する２バイト程度の指定信号となる。
複数の切替器８…８′は、制御バス７を介して制御デー
タを受ける。なお、切替器８…８′は、同一回路である
ので、切替器８についてだけ説明する。この切替器８の
ラッチ回路９は、データ入力端子へ制御データを受ける
と共に、同時に制御データの適当なビット数を照合回路
10に受ける。この照合回路10は、同時に入出力数を識別
する第２のプリセットコード11を受け、同時に受けた制
御データと第２プリセットコード11とを照合し、一致す
ればラッチ回路９へラッチをするための出力信号を送出
し、このラッチ回路９への制御データをラッチさせる。
このラッチ回路９はラッチしたデータをデコードして複
数の切替素子12へのON/OFF信号を出力する。なお、第２
プリセットコード11は、複数の切替器８の数と同数のデ
ータが当然必要である。
タを受ける。なお、切替器８…８′は、同一回路である
ので、切替器８についてだけ説明する。この切替器８の
ラッチ回路９は、データ入力端子へ制御データを受ける
と共に、同時に制御データの適当なビット数を照合回路
10に受ける。この照合回路10は、同時に入出力数を識別
する第２のプリセットコード11を受け、同時に受けた制
御データと第２プリセットコード11とを照合し、一致す
ればラッチ回路９へラッチをするための出力信号を送出
し、このラッチ回路９への制御データをラッチさせる。
このラッチ回路９はラッチしたデータをデコードして複
数の切替素子12へのON/OFF信号を出力する。なお、第２
プリセットコード11は、複数の切替器８の数と同数のデ
ータが当然必要である。
前述の具体例の場合、第２のプリセットコード11は、51
2個の切替素子12のうち１個を指定する切替信号であ
り、制御信号１により制御回路13の制御データで指定さ
れた切替器８で、その切替器８への第２のプリセットコ
ード11と制御データとの一致を照合回路10で検出し１つ
の切替素子12を指定している。なお、照合回路10は、第
２のプリセットコード11と制御データとの一致（照合）
をとる回路で、簡単なデジタル的論理回路で構成するこ
とができる。
2個の切替素子12のうち１個を指定する切替信号であ
り、制御信号１により制御回路13の制御データで指定さ
れた切替器８で、その切替器８への第２のプリセットコ
ード11と制御データとの一致を照合回路10で検出し１つ
の切替素子12を指定している。なお、照合回路10は、第
２のプリセットコード11と制御データとの一致（照合）
をとる回路で、簡単なデジタル的論理回路で構成するこ
とができる。
ここでラッチ回路９のラッチデータを、CPU3によってフ
ィードバックさせ、RAM5のメモリデータと照合し、ラッ
チ回路９のON/OFFデータが正常かどうかを判定させるこ
とが出来るため、運用の信頼性を大きく向上させること
が出来る。
ィードバックさせ、RAM5のメモリデータと照合し、ラッ
チ回路９のON/OFFデータが正常かどうかを判定させるこ
とが出来るため、運用の信頼性を大きく向上させること
が出来る。
以上説明した様に、本発明は、スイッチャにCPUを含む
制御回路を用いた切替装置を使用することにより、大規
模マトリックスを簡単に構成することができ、かつ低価
格の装置を得ることができる。
制御回路を用いた切替装置を使用することにより、大規
模マトリックスを簡単に構成することができ、かつ低価
格の装置を得ることができる。
第１図は本発明の一実施例のブロック図である。 １…バイナリーコード化制御信号、２…第１のプリセッ
トコード、３…CPU、４…ROM、５…RAM、６…制御入出
力インタフェース、７…制御バス、8,8′…切替器、９
…ラッチ回路、10…照合回路、11,11′…第２のプリセ
ットコード、12…複数の切替素子、13…制御回路。
トコード、３…CPU、４…ROM、５…RAM、６…制御入出
力インタフェース、７…制御バス、8,8′…切替器、９
…ラッチ回路、10…照合回路、11,11′…第２のプリセ
ットコード、12…複数の切替素子、13…制御回路。
Claims (1)
- 【請求項１】バイナリコードに変換された切替制御デー
タによってテレビジョン信号を切替える複数の切替素子
およびこれら複数の切替素子をそれぞれ含む複数の切替
器を切替える分配スイッチャにおいて、前記切替器の入
出力番号を識別する第１のプリセットコードを受けるプ
ロセッサ部と、このプロセッサ部とバスを介して接続さ
れたメモリ部および制御入出力インターフェースロジッ
クを含む制御回路と、前記制御入出力インターフェース
ロジックを介して接続される制御バスと、この制御バス
から所定ビットの制御信号を受け所定切替器の入出力数
を識別する第２のプリセットコードとを照合しこれらが
一致したとき照合出力をとり出す照合回路と、この照合
出力があったとき前記制御バスからの制御信号をラッチ
しかつデコードするラッチ・デコード回路とを備え、こ
のラッチ・デコード回路の出力によってそれぞれ前記複
数の切替素子がオンオフ制御され前記テレビジョン信号
が切替えられるようにしたことを特徴とする分配スイッ
チャ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184717A JPH078027B2 (ja) | 1985-08-21 | 1985-08-21 | 分配スイツチヤ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184717A JPH078027B2 (ja) | 1985-08-21 | 1985-08-21 | 分配スイツチヤ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6243981A JPS6243981A (ja) | 1987-02-25 |
| JPH078027B2 true JPH078027B2 (ja) | 1995-01-30 |
Family
ID=16158130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184717A Expired - Fee Related JPH078027B2 (ja) | 1985-08-21 | 1985-08-21 | 分配スイツチヤ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH078027B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5573169A (en) * | 1978-11-27 | 1980-06-02 | Nec Corp | Video switching control system |
| JPS57118478A (en) * | 1981-01-14 | 1982-07-23 | Nec Corp | Video signal switch |
| JPS57193181A (en) * | 1981-05-22 | 1982-11-27 | Nec Corp | Video signal switch |
-
1985
- 1985-08-21 JP JP60184717A patent/JPH078027B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6243981A (ja) | 1987-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |