JPS6015968B2 - 制御記憶装置 - Google Patents
制御記憶装置Info
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- JPS6015968B2 JPS6015968B2 JP50046910A JP4691075A JPS6015968B2 JP S6015968 B2 JPS6015968 B2 JP S6015968B2 JP 50046910 A JP50046910 A JP 50046910A JP 4691075 A JP4691075 A JP 4691075A JP S6015968 B2 JPS6015968 B2 JP S6015968B2
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Debugging And Monitoring (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御方式の電子計算機に使
用される制御記憶装置に関する。
用される制御記憶装置に関する。
マイクロプログラム制御方式の電子計算機においては、
その構成要素の１つであるマイクロプログラムを貯蔵し
ている制御記憶装置が該電子計算機の性能を決定する上
でその重要な位贋を占めている。
その構成要素の１つであるマイクロプログラムを貯蔵し
ている制御記憶装置が該電子計算機の性能を決定する上
でその重要な位贋を占めている。
従ってこの種の制御記憶装置には高速性が要求される為
に、その実現には通常、高速の半導体記憶素子が使用さ
れる。更に詳しくは、従来、論出し、書込み可能な記憶
装置ＲＡＭ（以下単にＲＡＭと呼ぶ）、又は主として議
出し専用の記憶装贋（以下単にＲＯＭと呼ぶ）が使用さ
れてきた。これらはそれぞれに長所と短所があり、例え
ばＲＡＭを使用する場合には制御記憶装直に貯蔵されて
いるマイクロプログラムの内容の変更は容易であるが、
半導体記憶素子の揮発性の為に、制御記憶装置の電源投
入時毎に全てのマイクロプ．ログラムを記憶しなおさな
ければならないという短所がある。一方ＲＯＭを使用す
る場合には、上述のわずらわしごはないが、開発段階に
おける調整時０において記憶内容すなわちマイクロプロ
グラムの内容の変更が容易でないという短所がある。こ
の為にこれら両者の短所を補う種々の方法が考えられて
いる。例えば開発段階においてはＲＡＭを使用し、調整
終了後記億内容の変更の必要性がなく夕なつてからＲＯ
Ｍを使用する方法があるが、この場合ＲＡＭのものとＲ
ＯＭのものと２種類を設計しなければならない。又他の
方法では記憶素子単位の交換が容易なソケットを接続手
段として用いてＲＯＭを使用する方法がある。更にはＲ
ＡＭとＯＲＯＭの長所をとり入れた書替えの容易な不薄
発性の素子の開発も行われている。ところでマイクロプ
ログラム制御方式の電子計算機においては、装置の検査
、点検、保守に際してこれらの作業に必要な診断用のマ
イクロプログタラムをあらかじめ制御記憶装置に貯蔵し
ておき、必要に応じてこれらのマイクロプログラムを実
行することにより効率のよい診断動作を期待することが
できる。
に、その実現には通常、高速の半導体記憶素子が使用さ
れる。更に詳しくは、従来、論出し、書込み可能な記憶
装置ＲＡＭ（以下単にＲＡＭと呼ぶ）、又は主として議
出し専用の記憶装贋（以下単にＲＯＭと呼ぶ）が使用さ
れてきた。これらはそれぞれに長所と短所があり、例え
ばＲＡＭを使用する場合には制御記憶装直に貯蔵されて
いるマイクロプログラムの内容の変更は容易であるが、
半導体記憶素子の揮発性の為に、制御記憶装置の電源投
入時毎に全てのマイクロプ．ログラムを記憶しなおさな
ければならないという短所がある。一方ＲＯＭを使用す
る場合には、上述のわずらわしごはないが、開発段階に
おける調整時０において記憶内容すなわちマイクロプロ
グラムの内容の変更が容易でないという短所がある。こ
の為にこれら両者の短所を補う種々の方法が考えられて
いる。例えば開発段階においてはＲＡＭを使用し、調整
終了後記億内容の変更の必要性がなく夕なつてからＲＯ
Ｍを使用する方法があるが、この場合ＲＡＭのものとＲ
ＯＭのものと２種類を設計しなければならない。又他の
方法では記憶素子単位の交換が容易なソケットを接続手
段として用いてＲＯＭを使用する方法がある。更にはＲ
ＡＭとＯＲＯＭの長所をとり入れた書替えの容易な不薄
発性の素子の開発も行われている。ところでマイクロプ
ログラム制御方式の電子計算機においては、装置の検査
、点検、保守に際してこれらの作業に必要な診断用のマ
イクロプログタラムをあらかじめ制御記憶装置に貯蔵し
ておき、必要に応じてこれらのマイクロプログラムを実
行することにより効率のよい診断動作を期待することが
できる。
しかしながら不測の故障に際して診断を行う場合には、
その故障の発生状況に応じて制御記憶装置に貯蔵されて
いるマイクロプログラムの任意の部分を変更して動作さ
せることにより更に効果的な診断が期待できる。このよ
うな動作を実行出来る為には、制御記億装魔に対して必
要に応じてその任意のいくつかのアドレスの内容を簡単
に変更し、必要がなくなったときには直ちに以前の内容
に戻るような機能が要求されるが、前述の各種の従来技
術においてはいずれの場合も簡単にその内容を変更し診
断終了後直ちにもとに戻すことが出来なかった。本発明
は従来の上記欠点を除去する為になされたものであり、
従って本発明の目的は、議出し専用のＲＯＭを用いた従
来の制御記憶装置に、アドレスを記憶する手段と、謙出
し要求されたアドレスと上記記憶されたアドレスとを比
較する手段と、上記比較動作において一致したことによ
ってアクセスされる書込み可能なＲＡＭとを付加するこ
とにより、変更を行いたいマイクロプログラムのアドレ
スを上記アドレス記憶手段に記憶し、一方該アドレスの
変更された内容をＲＡＭに書き込み、該アドレスが講出
し要求された事が上記比較手段により検出されて上記Ｒ
ＡＭがアクセスされると、通常はＲＯＭから出力されて
いる講出し情報が上記ＲＡＭから出力されるように出力
を切換えられるように動作させることより、実効的に任
意のアドレスのマイクロプログラムを変更することがで
きるようにした新規な制御記憶装置を提供することにあ
る。
その故障の発生状況に応じて制御記憶装置に貯蔵されて
いるマイクロプログラムの任意の部分を変更して動作さ
せることにより更に効果的な診断が期待できる。このよ
うな動作を実行出来る為には、制御記億装魔に対して必
要に応じてその任意のいくつかのアドレスの内容を簡単
に変更し、必要がなくなったときには直ちに以前の内容
に戻るような機能が要求されるが、前述の各種の従来技
術においてはいずれの場合も簡単にその内容を変更し診
断終了後直ちにもとに戻すことが出来なかった。本発明
は従来の上記欠点を除去する為になされたものであり、
従って本発明の目的は、議出し専用のＲＯＭを用いた従
来の制御記憶装置に、アドレスを記憶する手段と、謙出
し要求されたアドレスと上記記憶されたアドレスとを比
較する手段と、上記比較動作において一致したことによ
ってアクセスされる書込み可能なＲＡＭとを付加するこ
とにより、変更を行いたいマイクロプログラムのアドレ
スを上記アドレス記憶手段に記憶し、一方該アドレスの
変更された内容をＲＡＭに書き込み、該アドレスが講出
し要求された事が上記比較手段により検出されて上記Ｒ
ＡＭがアクセスされると、通常はＲＯＭから出力されて
いる講出し情報が上記ＲＡＭから出力されるように出力
を切換えられるように動作させることより、実効的に任
意のアドレスのマイクロプログラムを変更することがで
きるようにした新規な制御記憶装置を提供することにあ
る。
本発明の他の目的は、変更される以前のマイクロプログ
ラムはそのまま上記ＲＯＭに残してあるので、診断終了
などにより変更が必要でなくなった場合には直ちに議出
し情報をＲＯＭからの出力に切換える手段を与えること
により、再びもとのマイクロプログラムを読出すことも
可能な制御記憶装置を提供することにある。
ラムはそのまま上記ＲＯＭに残してあるので、診断終了
などにより変更が必要でなくなった場合には直ちに議出
し情報をＲＯＭからの出力に切換える手段を与えること
により、再びもとのマイクロプログラムを読出すことも
可能な制御記憶装置を提供することにある。
本発明の上記目的は、２進アドレス情報を入力としデー
タ情報を出力とする講出し専用メモリと、１個以上の２
進アドレス情報を記憶する手段と、該記憶手段に記憶さ
れている１個以上のアドレス情報と上甑議出し専用メモ
リに与えられる２進アドレス情報とを比較する１個以上
の比較回路と、該比較回路の一致情報を個別にマスクす
る手段と、該マスク手段を通過した一致情報に対応して
アドレスを指定されアクセスを開始する書込み可能なメ
モリと、上記マスク手段を通過した一致情報によって出
力を上記読出し専用メモリの出力情報から上記書込み可
能なメモリの出力情報へと切換える手段とを具備してい
ることを特徴としており、上記切換え手段の出力を議出
しデータ情報とする制御記憶装置によって達成される。
タ情報を出力とする講出し専用メモリと、１個以上の２
進アドレス情報を記憶する手段と、該記憶手段に記憶さ
れている１個以上のアドレス情報と上甑議出し専用メモ
リに与えられる２進アドレス情報とを比較する１個以上
の比較回路と、該比較回路の一致情報を個別にマスクす
る手段と、該マスク手段を通過した一致情報に対応して
アドレスを指定されアクセスを開始する書込み可能なメ
モリと、上記マスク手段を通過した一致情報によって出
力を上記読出し専用メモリの出力情報から上記書込み可
能なメモリの出力情報へと切換える手段とを具備してい
ることを特徴としており、上記切換え手段の出力を議出
しデータ情報とする制御記憶装置によって達成される。
次に本発明をその良好な実施例について添付図面を参照
しながら具体的に説明する。第１図を参照するに、そこ
には本発明に係る制御記憶装置の基本的構成が示されて
いる。
しながら具体的に説明する。第１図を参照するに、そこ
には本発明に係る制御記憶装置の基本的構成が示されて
いる。
本発明に係る制御記憶装置は、ｎビット２進アドレス情
報線１００を入力とし、ｍビット２進データ情報線１０
１を出力とする２ｎワード×ｍビットの構成をもつ講出
し専用メモリＲＯＭＩＯと、２ｎワードのアドレス情報
のうち１ワード分（第１図では】＝４としている）を記
億できる１個のｎビットレジスタＲＥＧ２１，２２，２
３，２４よりなるアドレス記憶部２０と、ｎビットアド
レス情報線１００を一方の入力とし、アドレス記憶部２
０の各出力線２２１，２２２，２２３，２２４をそれぞ
れ他方の入力とする１個のｎビット比較回路とその一致
出力をマスクする回路を含む比較回路ＣＯＮＰ３１，３
２，３３，３４及びこれらの出力の論理和回路ＯＲ３６
を含むアドレス比較部３０と、アドレス比較部の比較回
路ＣＯＭＰ３１，３２，３３，３４の出力線３３１，３
３２，３３３，３３４によってアクセスされる１ワード
×ｍビット機成の書込み可館なメモリＲＡＭ４０と、論
理和回路ＯＲ３５の出力線３５１と書替え可能線１０６
とを入力する論理債回路Ａ３６とその出力線３６１を制
御信号入力としメモリＲＯＭＩＯの世力データ情報線１
０１とメモリＲＡＭ４０の出力データ情報線４０１とを
入力とし、ｍビットの謙出し情報線５０１を出力とする
切換え部ＭＰＸ５０とから構成されている。一致信号を
マスクする上記の回路は、例えば論理積回路によって構
成することができるが、このマスクする回路は比較回路
ＣＯＭＰ３１〜３４において比較されるアドレス情報を
マスクする様に構成してもよいことは勿論である。
報線１００を入力とし、ｍビット２進データ情報線１０
１を出力とする２ｎワード×ｍビットの構成をもつ講出
し専用メモリＲＯＭＩＯと、２ｎワードのアドレス情報
のうち１ワード分（第１図では】＝４としている）を記
億できる１個のｎビットレジスタＲＥＧ２１，２２，２
３，２４よりなるアドレス記憶部２０と、ｎビットアド
レス情報線１００を一方の入力とし、アドレス記憶部２
０の各出力線２２１，２２２，２２３，２２４をそれぞ
れ他方の入力とする１個のｎビット比較回路とその一致
出力をマスクする回路を含む比較回路ＣＯＮＰ３１，３
２，３３，３４及びこれらの出力の論理和回路ＯＲ３６
を含むアドレス比較部３０と、アドレス比較部の比較回
路ＣＯＭＰ３１，３２，３３，３４の出力線３３１，３
３２，３３３，３３４によってアクセスされる１ワード
×ｍビット機成の書込み可館なメモリＲＡＭ４０と、論
理和回路ＯＲ３５の出力線３５１と書替え可能線１０６
とを入力する論理債回路Ａ３６とその出力線３６１を制
御信号入力としメモリＲＯＭＩＯの世力データ情報線１
０１とメモリＲＡＭ４０の出力データ情報線４０１とを
入力とし、ｍビットの謙出し情報線５０１を出力とする
切換え部ＭＰＸ５０とから構成されている。一致信号を
マスクする上記の回路は、例えば論理積回路によって構
成することができるが、このマスクする回路は比較回路
ＣＯＭＰ３１〜３４において比較されるアドレス情報を
マスクする様に構成してもよいことは勿論である。
また、記憶装置の書込み可能なメモリＲＡＭとして、謙
出し専用メモリＲＯＭの出力情報の全ビットのうち、そ
の内容を変更する意義のあるビットに対応したビットの
みを出力情報として持ち、他のビットは常に論出し専用
メモリの出力情報を読出しデータ情報とすることも可能
である。
出し専用メモリＲＯＭの出力情報の全ビットのうち、そ
の内容を変更する意義のあるビットに対応したビットの
みを出力情報として持ち、他のビットは常に論出し専用
メモリの出力情報を読出しデータ情報とすることも可能
である。
更にまた、上記のマスクする手段として、第２図に示さ
れている如く、２進アドレス情報及びその記憶手段に１
ビット以上の付加ビットを含ませ、該ビットによってマ
スクを指定することもできる。本制御記憶装置において
は、変更したいマイクロプログラムを貯蔵しているアド
レスをアドレス記憶部２０に、変更された新しい内容を
ＲＡＭ４０の対応するアドレスに記憶しておき、比較部
３０１こてアクセスされているアドレスと記憶されてい
るアドレスとの比較を行い一致していれば対応するＲＡ
Ｍ４０のアドレスをアクセスしてその出力を謙出し情報
とし、又一致していなければＲＯＭＩＯのアドレスをア
クセスしその出力を銘出し情報とすることにより、制御
記憶菱鷹の任意のアドレスの内容を一時的に書替えるこ
とができる。
れている如く、２進アドレス情報及びその記憶手段に１
ビット以上の付加ビットを含ませ、該ビットによってマ
スクを指定することもできる。本制御記憶装置において
は、変更したいマイクロプログラムを貯蔵しているアド
レスをアドレス記憶部２０に、変更された新しい内容を
ＲＡＭ４０の対応するアドレスに記憶しておき、比較部
３０１こてアクセスされているアドレスと記憶されてい
るアドレスとの比較を行い一致していれば対応するＲＡ
Ｍ４０のアドレスをアクセスしてその出力を謙出し情報
とし、又一致していなければＲＯＭＩＯのアドレスをア
クセスしその出力を銘出し情報とすることにより、制御
記憶菱鷹の任意のアドレスの内容を一時的に書替えるこ
とができる。
第２図を参照すると、本発明の第一の実施例は、アドレ
ス情報１０ビット、データ情報１８ビット、変更可能な
マイクロプログラムのアドレス数４ワードすなわち１０
２４ワードのアドレスと１ワードにつき１８ビットのデ
ータを持ち、任意の４ワードのアドレスの内容を変更で
きる制御記憶装置の例である。
ス情報１０ビット、データ情報１８ビット、変更可能な
マイクロプログラムのアドレス数４ワードすなわち１０
２４ワードのアドレスと１ワードにつき１８ビットのデ
ータを持ち、任意の４ワードのアドレスの内容を変更で
きる制御記憶装置の例である。
即ち、１０ビットのアドレス情報線１００を入力とし、
１８ビットの議出し情報器１０１を出力とする１０２４
ワード×１８ビットの構成の議出し専用記憶装置ＲＯＭ
ＩＯを持ち、４本の書込みアドレス指定線１０２と１１
ビットの旨込み情報線１０３と１１ビットの探索入力に
与えられる１ビットの論理“１”信号と１０ビットの有
効アドレス情報線１００とを入力とし、４本の連想出力
線３３１，３３２，３３３，３３４を持つ４ワード×１
１ビットの構成の連想記憶菱直ＡＳＭ６０をアドレス記
憶部及び比較部（即ちほぼ第１図のアドレス記憶部２０
とアドレス比較部３０に対応する）として持ち、上記４
本の薫想出力線の論理和回磯ＯＲ３５を持ち、連想出力
線３３１，３３２．３３３，３３４を論出しアドレス指
定線とし、４本の書込みアドレス指定線１０４と１８ビ
ットの青込み情報線１０５と１８ビットの議出し情報線
４０１とを有するランダムアクセスメモリ菱燈ＲＡＭ」
０を持ち、論理和回路ＰＲ３５の出力線３５１と書替え
可能線１０６とを入力する論理積回路Ａ３６を持ち、そ
の出力線３６１によって本制御記憶装置の議出し情報線
５０１への出力を、ＲＯＭＩＯからの出力線１０１とＲ
ＡＭ４０からの出力線４０１との間で切換える切換え都
ＭＰＸ５０とを持つ、１０２４ワード×１８ビットの容
量の制御記憶袋魔である。切換え都ＭＰＸ５０は、論理
積回路Ａ３６の出力３６１が論理“１”のときにデータ
線４０１からのデータが、論理“０”のときにデータ線
１０１からのデータが夫々データ線５０１に出力される
様に構成されればよいので、例えば２個の２入力論理簿
回路、反転回路及び論理和回路によって構成することが
できる。即ち一方の２入力論理積回路の入力にデータ線
４０１及び出力線３６１を接続し、他方の２入力論理穣
回路の入力にデータ線１０１及び出力線３６１を反転回
路を介して接続、上誌２個の論理積回路の出力を論理和
回路の入力に接続してその論理和回路の出力をデータ線
５０１に接続すればよい。通常の使用状態においてはマ
イクロプログラムの議出し要求が生じると議出しすべき
アドレス情報がアドレス線１００を通してＲＯＭＩＯに
与えられ、該アドレスをアクセスし謙出された情報はデ
ータ線１０１を通して切換え部ＭＰＸ５川こより選択さ
れてデータ線５０１へ出力される。本制御記憶装置の特
定のアドレスの内容を一時的に変更する必要が生じた場
合には、ＡＳＭ６０のうちの１ワード分例えばレジスタ
兼比較回路６１をアドレス線１０２によって指定し、デ
ータ線１０３より該特定アドレス情報とマスク情報１ビ
ットとをレジスタ兼比較回燐６１に書込むと同時に、該
当するＲＡＭ４０のうちのアドレス４１をアドレス線１
０４によって指定し、変更された内容をデータ線１０５
を通して萱込む。以上のＡＳＭ及びＲＡＭへの書込みは
通常のＲＯＭへのアクセスとは独立に行うことができる
。更に本制御記憶装置の他のアドレスの内容をも変更す
る必要が生じた場合には前述と同様にして最大４ワード
分のアドレスまでＡＳＭ６０及びＲＡＭ４０にそれぞれ
変更したいアドレスとその内容を萱込む。変更したくな
いアドレスがＡＳＭ６０に存在する場合には該当するア
ドレスのマスクビットを論理“０”にする。以上により
責替え可能線１０６を論理“１”にすることにより本制
御記憶装置のいくつかのアドレスの内容は変更され、又
誓替可能線１０６を論理“０”にすることにより変更さ
れた内容はもとにもどすことができる。次に本制御記憶
装置からの議出し１こついて説明する。
１８ビットの議出し情報器１０１を出力とする１０２４
ワード×１８ビットの構成の議出し専用記憶装置ＲＯＭ
ＩＯを持ち、４本の書込みアドレス指定線１０２と１１
ビットの旨込み情報線１０３と１１ビットの探索入力に
与えられる１ビットの論理“１”信号と１０ビットの有
効アドレス情報線１００とを入力とし、４本の連想出力
線３３１，３３２，３３３，３３４を持つ４ワード×１
１ビットの構成の連想記憶菱直ＡＳＭ６０をアドレス記
憶部及び比較部（即ちほぼ第１図のアドレス記憶部２０
とアドレス比較部３０に対応する）として持ち、上記４
本の薫想出力線の論理和回磯ＯＲ３５を持ち、連想出力
線３３１，３３２．３３３，３３４を論出しアドレス指
定線とし、４本の書込みアドレス指定線１０４と１８ビ
ットの青込み情報線１０５と１８ビットの議出し情報線
４０１とを有するランダムアクセスメモリ菱燈ＲＡＭ」
０を持ち、論理和回路ＰＲ３５の出力線３５１と書替え
可能線１０６とを入力する論理積回路Ａ３６を持ち、そ
の出力線３６１によって本制御記憶装置の議出し情報線
５０１への出力を、ＲＯＭＩＯからの出力線１０１とＲ
ＡＭ４０からの出力線４０１との間で切換える切換え都
ＭＰＸ５０とを持つ、１０２４ワード×１８ビットの容
量の制御記憶袋魔である。切換え都ＭＰＸ５０は、論理
積回路Ａ３６の出力３６１が論理“１”のときにデータ
線４０１からのデータが、論理“０”のときにデータ線
１０１からのデータが夫々データ線５０１に出力される
様に構成されればよいので、例えば２個の２入力論理簿
回路、反転回路及び論理和回路によって構成することが
できる。即ち一方の２入力論理積回路の入力にデータ線
４０１及び出力線３６１を接続し、他方の２入力論理穣
回路の入力にデータ線１０１及び出力線３６１を反転回
路を介して接続、上誌２個の論理積回路の出力を論理和
回路の入力に接続してその論理和回路の出力をデータ線
５０１に接続すればよい。通常の使用状態においてはマ
イクロプログラムの議出し要求が生じると議出しすべき
アドレス情報がアドレス線１００を通してＲＯＭＩＯに
与えられ、該アドレスをアクセスし謙出された情報はデ
ータ線１０１を通して切換え部ＭＰＸ５川こより選択さ
れてデータ線５０１へ出力される。本制御記憶装置の特
定のアドレスの内容を一時的に変更する必要が生じた場
合には、ＡＳＭ６０のうちの１ワード分例えばレジスタ
兼比較回路６１をアドレス線１０２によって指定し、デ
ータ線１０３より該特定アドレス情報とマスク情報１ビ
ットとをレジスタ兼比較回燐６１に書込むと同時に、該
当するＲＡＭ４０のうちのアドレス４１をアドレス線１
０４によって指定し、変更された内容をデータ線１０５
を通して萱込む。以上のＡＳＭ及びＲＡＭへの書込みは
通常のＲＯＭへのアクセスとは独立に行うことができる
。更に本制御記憶装置の他のアドレスの内容をも変更す
る必要が生じた場合には前述と同様にして最大４ワード
分のアドレスまでＡＳＭ６０及びＲＡＭ４０にそれぞれ
変更したいアドレスとその内容を萱込む。変更したくな
いアドレスがＡＳＭ６０に存在する場合には該当するア
ドレスのマスクビットを論理“０”にする。以上により
責替え可能線１０６を論理“１”にすることにより本制
御記憶装置のいくつかのアドレスの内容は変更され、又
誓替可能線１０６を論理“０”にすることにより変更さ
れた内容はもとにもどすことができる。次に本制御記憶
装置からの議出し１こついて説明する。
本制御記憶装置の入力線１００にアドレス情報が与えら
れると、ＲＯＭＩＯをアクセスすると同時にＡＳＭ６０
を探索する。もし与えられたアドレス情報がＡＳＭ６０
内の４種のアドレス情報と一致しておりしかもマスクビ
ットによってマスクされていないならば、すなわちアク
セスされているアドレスがその内容を変更したいアドレ
スであることを示しており、一致しているアドレスに対
応する連想出力線例えば３３１が駆動され、ＲＡＭ４０
の対応するアドレス４１がアクセスされる。この図にお
いてもしＡＳＭ６０の６４に示されるアドレスが一致し
てもマスクビットが図示の如く０であるから出力線３３
４は駆動されない。ＲＡＭ４１には変更されたデータが
記億されており出力線４０１にその内容が続出される。
一方論理和回路ＯＲ３５によりＡＳＭ６０内の４種のア
ドレスのうち一つでもアドレス線１００に与えられたア
ドレスと一致した事を検出すると、切換え都ＭＰＸ５０
の入力をＲＡＭ４０からの出力４０１に切換える為に出
力線３５１を駆動する。出力線３５１は書替可能線１０
６と共に論理済回路Ａ３６に入力され、その出力３６１
は切換え部Ｍ円Ｘ５０の切換え入力となる。すなわち線
１０６が論理“１”で論理和回路ＯＲ３５の出力３５１
が論理“１”の時は本制御記憶装直の謙出し情報はＭＰ
Ｘ５０１こよりＲＡＭ４０からの情報に切換えられ、そ
の他の場合はＲＡＭＩＯからの情報になる。以上述べた
ように本発明の第１の実施例では、本制御記憶装置がア
クセスされた場合には、通常の動作と同様にＲＯＭＩＯ
をアクセスすると同時に、与えられたアドレスを調べあ
らかじめ指定されているアドレスと一致している場合は
そのアドレスの内容に変更があることを知り、ＲＡＭ４
０の対応するアドレスより変更されたデータを議出し、
本制御記憶装置の講出し情報とする。
れると、ＲＯＭＩＯをアクセスすると同時にＡＳＭ６０
を探索する。もし与えられたアドレス情報がＡＳＭ６０
内の４種のアドレス情報と一致しておりしかもマスクビ
ットによってマスクされていないならば、すなわちアク
セスされているアドレスがその内容を変更したいアドレ
スであることを示しており、一致しているアドレスに対
応する連想出力線例えば３３１が駆動され、ＲＡＭ４０
の対応するアドレス４１がアクセスされる。この図にお
いてもしＡＳＭ６０の６４に示されるアドレスが一致し
てもマスクビットが図示の如く０であるから出力線３３
４は駆動されない。ＲＡＭ４１には変更されたデータが
記億されており出力線４０１にその内容が続出される。
一方論理和回路ＯＲ３５によりＡＳＭ６０内の４種のア
ドレスのうち一つでもアドレス線１００に与えられたア
ドレスと一致した事を検出すると、切換え都ＭＰＸ５０
の入力をＲＡＭ４０からの出力４０１に切換える為に出
力線３５１を駆動する。出力線３５１は書替可能線１０
６と共に論理済回路Ａ３６に入力され、その出力３６１
は切換え部Ｍ円Ｘ５０の切換え入力となる。すなわち線
１０６が論理“１”で論理和回路ＯＲ３５の出力３５１
が論理“１”の時は本制御記憶装直の謙出し情報はＭＰ
Ｘ５０１こよりＲＡＭ４０からの情報に切換えられ、そ
の他の場合はＲＡＭＩＯからの情報になる。以上述べた
ように本発明の第１の実施例では、本制御記憶装置がア
クセスされた場合には、通常の動作と同様にＲＯＭＩＯ
をアクセスすると同時に、与えられたアドレスを調べあ
らかじめ指定されているアドレスと一致している場合は
そのアドレスの内容に変更があることを知り、ＲＡＭ４
０の対応するアドレスより変更されたデータを議出し、
本制御記憶装置の講出し情報とする。
一方与えられたアドレスがあらかじめ指定されたいくつ
かのアドレスのいずれとも一致しない場合には、そのア
ドレスの内容は変更されないのでＲＯＭＩ０からデータ
を読出し本制御記憶装置の講出し情報とする。又上記ア
ドレス間の一致がみられてもその内容を変更したくない
ときは、書替え可能線の操作により通常と同じくＲＯＭ
ＩＯからのデータを謙出すこともできる。第３図に第２
の実施例を示す。
かのアドレスのいずれとも一致しない場合には、そのア
ドレスの内容は変更されないのでＲＯＭＩ０からデータ
を読出し本制御記憶装置の講出し情報とする。又上記ア
ドレス間の一致がみられてもその内容を変更したくない
ときは、書替え可能線の操作により通常と同じくＲＯＭ
ＩＯからのデータを謙出すこともできる。第３図に第２
の実施例を示す。
この実施例では変更可能なアドレスの数を１としそのア
ドレスと変更したデータとをスイッチにより与えること
によって変更操作を容易にしたものである。ＲＯＭＩＯ
は第１の実施例と同じく１０ビットのアドレス情報線１
００を入力とし、１８ビットの読出し情報線１０１を出
力とする１０２４ワード×１８ビットの容量を持つ。１
０ビットのスイッチよりなるＡＤＳＷ２ ０′と１８ビ
ットのスイッチよりなるＤＴＳＷ４０′とがそれぞれ変
更したいアドレスとその内容を指定するスイッチである
。
ドレスと変更したデータとをスイッチにより与えること
によって変更操作を容易にしたものである。ＲＯＭＩＯ
は第１の実施例と同じく１０ビットのアドレス情報線１
００を入力とし、１８ビットの読出し情報線１０１を出
力とする１０２４ワード×１８ビットの容量を持つ。１
０ビットのスイッチよりなるＡＤＳＷ２ ０′と１８ビ
ットのスイッチよりなるＤＴＳＷ４０′とがそれぞれ変
更したいアドレスとその内容を指定するスイッチである
。
本制御装置に与えられるアドレス情報線１００とＡＤＳ
Ｗ２０′の出力２０１とを入力とする１０ビットの比較
回路ＣＯＭ円３０′を持ち、ＣＯＭＰ３０′の出力３５
１と書替え可能線１０６とを入力する論理積回路Ａ３６
を持ち、切換え入力としてＡ３６の出力３６１を入力と
してＤＴＳＷ４０′の出力４０１とＲＯＭＩＯの出力１
０１とを、出力して本制御記憶装置の議出し情報線５０
１をもつ１８ビットの切換え回路ＭＰＸ５０とからなる
制御記憶装置である。動作は前記した第１の実施例の場
合と同機である。本発明は以上説明したようにあらかじ
め変更したいアドレスとその内容を記憶しておき、該ア
ドレスがアクセスされた時にはＲＯＭの内容をあらかじ
め記憶してあった別の内容で贋換えることにより、従来
変更の容易でなかったＲＯＭを使用した制御記憶装檀の
任意のアドレスの内容を一時的に容易に変更することが
できるという効果がある。
Ｗ２０′の出力２０１とを入力とする１０ビットの比較
回路ＣＯＭ円３０′を持ち、ＣＯＭＰ３０′の出力３５
１と書替え可能線１０６とを入力する論理積回路Ａ３６
を持ち、切換え入力としてＡ３６の出力３６１を入力と
してＤＴＳＷ４０′の出力４０１とＲＯＭＩＯの出力１
０１とを、出力して本制御記憶装置の議出し情報線５０
１をもつ１８ビットの切換え回路ＭＰＸ５０とからなる
制御記憶装置である。動作は前記した第１の実施例の場
合と同機である。本発明は以上説明したようにあらかじ
め変更したいアドレスとその内容を記憶しておき、該ア
ドレスがアクセスされた時にはＲＯＭの内容をあらかじ
め記憶してあった別の内容で贋換えることにより、従来
変更の容易でなかったＲＯＭを使用した制御記憶装檀の
任意のアドレスの内容を一時的に容易に変更することが
できるという効果がある。
以上本発明はその良好な実施例について説明されたがそ
れらは単なる例示的なものであり、ここで説明された実
施例によってのみ前記した本願特許請求の範囲が限定さ
れるものでないことは勿論である。
れらは単なる例示的なものであり、ここで説明された実
施例によってのみ前記した本願特許請求の範囲が限定さ
れるものでないことは勿論である。
第１図は本発明に係る制御記憶装置の基本的構成を示す
ブロック図、第２図は本発明の第１の実施例を示すブロ
ック構成図、第３図は本発明の第２の実施例を示すブロ
ック構成図である。 １０・・・・・・議出し専用メモリ、２０・・・・・・
アドレス記憶部、３０・・・・・・アドレス比較部、３
５・・・・・・論理和回路、３６・・・・・・論理積回
路、４０・・・・・・費込み可能〆モリ、５０・・・・
・・切換え回路、６０・・・・・・連想メモリ、２０′
，４０′……スイッチ、３０′……比較回路。 豹‐’四 希２図 豹３図
ブロック図、第２図は本発明の第１の実施例を示すブロ
ック構成図、第３図は本発明の第２の実施例を示すブロ
ック構成図である。 １０・・・・・・議出し専用メモリ、２０・・・・・・
アドレス記憶部、３０・・・・・・アドレス比較部、３
５・・・・・・論理和回路、３６・・・・・・論理積回
路、４０・・・・・・費込み可能〆モリ、５０・・・・
・・切換え回路、６０・・・・・・連想メモリ、２０′
，４０′……スイッチ、３０′……比較回路。 豹‐’四 希２図 豹３図
Claims (1)
- １ ２進アドレス情報を入力してデータ情報を出力とす
る読出し専用メモリと、１個以上の２進アドレス情報を
記憶する手段と、該記憶手段に記憶されている１個以上
のアドレス情報と上記読出し専用メモリに与えられる２
進アドレス情報とを比較とを比較する１個以上の比較回
路と、該比較回路の一致情報を個別にマスクする手段と
、該マスク手段を通過した一致情報に対応してアドレス
を指定されたアクセスを開始する書込み可能なメモリと
、上記マスク手段を通過した一致情報によつて出力を上
記読出専用メモリの出力情報から上記書込み可能なメモ
リの出力情報へと切換える手段とを具備していることを
特徴としており、上記切換え手段の出力を読出しデータ
情報とする制御記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50046910A JPS6015968B2 (ja) | 1975-04-17 | 1975-04-17 | 制御記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50046910A JPS6015968B2 (ja) | 1975-04-17 | 1975-04-17 | 制御記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51121230A JPS51121230A (en) | 1976-10-23 |
| JPS6015968B2 true JPS6015968B2 (ja) | 1985-04-23 |
Family
ID=12760499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50046910A Expired JPS6015968B2 (ja) | 1975-04-17 | 1975-04-17 | 制御記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015968B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6354861U (ja) * | 1986-09-30 | 1988-04-13 | ||
| JPH021463U (ja) * | 1988-06-15 | 1990-01-08 | ||
| JPH0252959U (ja) * | 1988-10-06 | 1990-04-17 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5569852A (en) * | 1978-11-21 | 1980-05-26 | Nec Corp | Microprogram controller |
| JPS5696333A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Program correction system |
| JPS5843038A (ja) * | 1981-09-07 | 1983-03-12 | Nec Corp | 制御記憶装置 |
| JPS58213346A (ja) * | 1982-06-04 | 1983-12-12 | Fuji Xerox Co Ltd | プログラム置換回路 |
| JPS58214945A (ja) * | 1982-06-07 | 1983-12-14 | Mitsubishi Electric Corp | プログラム変更装置 |
| JPS59225423A (ja) * | 1983-06-03 | 1984-12-18 | Alps Electric Co Ltd | Ｃｐｕバス制御回路 |
| JPS60136836A (ja) * | 1983-12-24 | 1985-07-20 | Fujitsu Ltd | プログラムのバツチ後処理方法 |
| JPH0782463B2 (ja) * | 1988-11-15 | 1995-09-06 | 日本電気株式会社 | 通信制御装置 |
| GB9011679D0 (en) * | 1990-05-24 | 1990-07-11 | Schlumberger Ind Ltd | Mask-programmable microprocessors |
| US5212693A (en) * | 1990-08-02 | 1993-05-18 | Ibm Corporation | Small programmable array to the on-chip control store for microcode correction |
| JPH05334071A (ja) * | 1992-05-28 | 1993-12-17 | Matsushita Electric Ind Co Ltd | ワンチップマイクロコンピュータ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558249Y2 (ja) * | 1974-09-30 | 1980-02-23 |
-
1975
- 1975-04-17 JP JP50046910A patent/JPS6015968B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6354861U (ja) * | 1986-09-30 | 1988-04-13 | ||
| JPH021463U (ja) * | 1988-06-15 | 1990-01-08 | ||
| JPH0252959U (ja) * | 1988-10-06 | 1990-04-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51121230A (en) | 1976-10-23 |
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