JPH0783023B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0783023B2 JPH0783023B2 JP60271485A JP27148585A JPH0783023B2 JP H0783023 B2 JPH0783023 B2 JP H0783023B2 JP 60271485 A JP60271485 A JP 60271485A JP 27148585 A JP27148585 A JP 27148585A JP H0783023 B2 JPH0783023 B2 JP H0783023B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置の製造方法に係り、特に凸型半導
体層の側壁に高精度な接合面積の多結晶半導体層を設け
るのに適したものである。
体層の側壁に高精度な接合面積の多結晶半導体層を設け
るのに適したものである。
従来の半導体装置は特開昭58−73156号に記載のよう
に、バイポーラ・トランジスタのベース電極を絶縁膜に
はさまれた多結晶半導体層により取り出す構造によつて
寄生容量が小さく高速動作を実現していた。ここで、こ
のトランジスタのベース電極である多結晶半導体層の形
成までの工程は第１図に示したようである。その製造工
程を説明すると、第１図（ａ）:p型Si基板１上にn+型埋
込層拡散２を行ないｎ型Siエピタキシヤル層３を成長
し、全面にシリコン酸化膜10,シリコン酸化膜以外の絶
縁膜たとえばシリコンちつ化膜（Si3N4）50,およびシリ
コン酸化膜20を堆積し、パターンニングしてトランジス
タの活性部分に３層膜10,50,20を残す。その３層絶縁膜
10,50,20をマスクとしてシリコン・エピタキシヤル層を
エツチングして凸型になるようにする。このとき、エツ
チングによりマスク10,50,20の端部より内側にシリコン
層が入り込む様にする。
に、バイポーラ・トランジスタのベース電極を絶縁膜に
はさまれた多結晶半導体層により取り出す構造によつて
寄生容量が小さく高速動作を実現していた。ここで、こ
のトランジスタのベース電極である多結晶半導体層の形
成までの工程は第１図に示したようである。その製造工
程を説明すると、第１図（ａ）:p型Si基板１上にn+型埋
込層拡散２を行ないｎ型Siエピタキシヤル層３を成長
し、全面にシリコン酸化膜10,シリコン酸化膜以外の絶
縁膜たとえばシリコンちつ化膜（Si3N4）50,およびシリ
コン酸化膜20を堆積し、パターンニングしてトランジス
タの活性部分に３層膜10,50,20を残す。その３層絶縁膜
10,50,20をマスクとしてシリコン・エピタキシヤル層を
エツチングして凸型になるようにする。このとき、エツ
チングによりマスク10,50,20の端部より内側にシリコン
層が入り込む様にする。
第１図（ｂ）：熱酸化により酸化膜30を形成後、シリコ
ンちつ化膜（Si3N4）60を全面に堆積し、選択エツチン
グにより凸型シリコン層の側面にのみシリコンちつ化膜
60を残す。
ンちつ化膜（Si3N4）60を全面に堆積し、選択エツチン
グにより凸型シリコン層の側面にのみシリコンちつ化膜
60を残す。
第１図（ｃ）：熱酸化により酸化膜40を形成する。この
とき凸型シリコン層の側面のシリコン酸化膜はほとんど
成長せず凸型以外の領域のみ厚い酸化膜40となる。
とき凸型シリコン層の側面のシリコン酸化膜はほとんど
成長せず凸型以外の領域のみ厚い酸化膜40となる。
第１図（ｄ）：シリコンちつ化膜60を除去後ホトレジス
トを塗布しパターンニングして（100）、シリコン酸化
膜40をエツチングする。このとき、凸型シリコン層上部
に開口部200ができる。
トを塗布しパターンニングして（100）、シリコン酸化
膜40をエツチングする。このとき、凸型シリコン層上部
に開口部200ができる。
第１図（ｅ）：全面に多結晶シリコン層を形成し、パタ
ーンニングして（300）、エピタキシヤル層の凸部の側
面のみ多結晶シリコンと接するようにする。
ーンニングして（300）、エピタキシヤル層の凸部の側
面のみ多結晶シリコンと接するようにする。
以上の工程によつて凸型シリコン層の側面に多結晶シリ
コン層を接する構造を実現できる。したしながら、第１
図（ｃ）において熱酸化により形成されたシリコン酸化
膜40は凸型シリコン層の上方にも成長し図に示す様な形
状をとる。それ故、第１図（ｄ）のシリコン酸化膜エツ
チング時に凸型シリコン側面の開口部200の面積がばら
つきやすく、後の工程で多結晶シリコン層300からｐ型
不純物を拡散した場合、このｐ型拡散領域とシリコン・
エピタキシヤル層の接合面積が高精度に制御しにくい。
このため、逆方向動作におけるベース・エミツタ間電圧
VBEのばらつきが大きくなり集積回路への適用の障害と
なる可能性があつた。
コン層を接する構造を実現できる。したしながら、第１
図（ｃ）において熱酸化により形成されたシリコン酸化
膜40は凸型シリコン層の上方にも成長し図に示す様な形
状をとる。それ故、第１図（ｄ）のシリコン酸化膜エツ
チング時に凸型シリコン側面の開口部200の面積がばら
つきやすく、後の工程で多結晶シリコン層300からｐ型
不純物を拡散した場合、このｐ型拡散領域とシリコン・
エピタキシヤル層の接合面積が高精度に制御しにくい。
このため、逆方向動作におけるベース・エミツタ間電圧
VBEのばらつきが大きくなり集積回路への適用の障害と
なる可能性があつた。
本発明の目的は、従来の半導体装置製造方法の上述の欠
点を改善し、凸型シリコン層側面に高精度の開口部を形
成し、多結晶シリコン層との接合面積のばらつきを低減
できる半導体装置の製造方法を提供することにある。
点を改善し、凸型シリコン層側面に高精度の開口部を形
成し、多結晶シリコン層との接合面積のばらつきを低減
できる半導体装置の製造方法を提供することにある。
そこで本発明では、上記目的のために凸型シリコン層側
面のシリコンちつ化膜形成を２度行なうことにより高精
度のシリコン開口部を形成し、多結晶シリコン層との接
合面積のばらつきを低減した。
面のシリコンちつ化膜形成を２度行なうことにより高精
度のシリコン開口部を形成し、多結晶シリコン層との接
合面積のばらつきを低減した。
以下に、本発明の実施例を参照して詳細に説明する。
実施例１ 第２図に、本発明の半導体装置の製造方法の実施例を示
す。第２図（ａ）:p型Si基板１上にn+埋込層拡散２を行
いｎ型エピタキシヤル層３を成長し、全面にシリコン酸
化膜10,シリコン酸化膜以外の絶縁膜、たとえばシリコ
ンちつ化膜（Si3N4）50,およびシリコン酸化膜20を堆積
し、パターンニングしてトランジスタの活性部分のみ３
層10,50,20を残す。３層絶縁膜10,50,20をマスクとして
シリコンエピタキシヤル層をエツチングして凸型になる
様にする。このエツチング深さによつて凸型シリコン層
の側面部の多結晶シリコンとの接合面積を決定する。
す。第２図（ａ）:p型Si基板１上にn+埋込層拡散２を行
いｎ型エピタキシヤル層３を成長し、全面にシリコン酸
化膜10,シリコン酸化膜以外の絶縁膜、たとえばシリコ
ンちつ化膜（Si3N4）50,およびシリコン酸化膜20を堆積
し、パターンニングしてトランジスタの活性部分のみ３
層10,50,20を残す。３層絶縁膜10,50,20をマスクとして
シリコンエピタキシヤル層をエツチングして凸型になる
様にする。このエツチング深さによつて凸型シリコン層
の側面部の多結晶シリコンとの接合面積を決定する。
第２図（ｂ）：熱酸化により酸化膜31を形成し、全面に
シリコンちつ化膜を堆積し選択エツチングにより凸型シ
リコン層の側面にのみシリコンちつ化膜70を残す。
シリコンちつ化膜を堆積し選択エツチングにより凸型シ
リコン層の側面にのみシリコンちつ化膜70を残す。
第２図（ｃ）：シリコン酸化膜31をエツチングして突起
部以外のシリコン・エピタキシヤル層を露出し、シリコ
ン・エピタキシヤル層をエツチングして熱酸化して酸化
膜32を形成する。その後、全面にシリコンちつ化物を堆
積し選択エツチングにより凸型シリコン層の側面にのみ
シリコンちつ化膜80を残す。ここでシリコン酸化膜31の
側面にはシリコンちつ化膜70,80が２層構造となりシリ
コン酸化膜32の側面ではシリコンちつ化膜80が１層であ
る。
部以外のシリコン・エピタキシヤル層を露出し、シリコ
ン・エピタキシヤル層をエツチングして熱酸化して酸化
膜32を形成する。その後、全面にシリコンちつ化物を堆
積し選択エツチングにより凸型シリコン層の側面にのみ
シリコンちつ化膜80を残す。ここでシリコン酸化膜31の
側面にはシリコンちつ化膜70,80が２層構造となりシリ
コン酸化膜32の側面ではシリコンちつ化膜80が１層であ
る。
第２図（ｄ）：熱酸化により、酸化膜41を形成する。こ
のとき、凸型シリコン層の側面にシリコンちつ化膜が２
層70,80残つている部分においてはシリコンちつ化膜が
１層80の部分に比べて酸化膜が成長せず、ほぼ酸化膜31
の厚さは変化しない。
のとき、凸型シリコン層の側面にシリコンちつ化膜が２
層70,80残つている部分においてはシリコンちつ化膜が
１層80の部分に比べて酸化膜が成長せず、ほぼ酸化膜31
の厚さは変化しない。
第２図（ｅ）：シリコンちつ化膜70,80を除去後ホトレ
ジストを塗布しパターンニングして（100）、シリコン
酸化膜41をエツチングする。このとき、凸型シリコン層
上部に開口部201ができる。ここではホトレジストを用
いてシリコン酸化膜41をエツチングしているが、特にエ
ツチングのためのパターンニングは行なわなくても良
い。ここで、この開口部形成工程では開口部下方のシリ
コン酸化膜41は第２図（ｄ）の熱酸化によりシリコン酸
化膜31より厚く成長しており、その厚さの差によりシリ
コン酸化膜31部分のみが選択的に開口できる。
ジストを塗布しパターンニングして（100）、シリコン
酸化膜41をエツチングする。このとき、凸型シリコン層
上部に開口部201ができる。ここではホトレジストを用
いてシリコン酸化膜41をエツチングしているが、特にエ
ツチングのためのパターンニングは行なわなくても良
い。ここで、この開口部形成工程では開口部下方のシリ
コン酸化膜41は第２図（ｄ）の熱酸化によりシリコン酸
化膜31より厚く成長しており、その厚さの差によりシリ
コン酸化膜31部分のみが選択的に開口できる。
第２図（ｆ）：全面に多結晶シリコン層を堆積しパター
ンニングして（300）、エピタキシヤル層の凸部の側面
のみ多結晶シリコンと接するようにする。
ンニングして（300）、エピタキシヤル層の凸部の側面
のみ多結晶シリコンと接するようにする。
以上の工程により、凸型シリコン層側面の多結晶シリコ
ン層の接する面積を高精度に制御できる。すなわち、そ
の接合面積は第２図（ａ）のシリコン層エツチング深さ
で決定され、その後の工程ではシリコン酸化膜、シリコ
ンちつ化膜で覆われたまま維持される。さらにその部分
のシリコン酸化膜のみが選択的にエツチングできるから
である。
ン層の接する面積を高精度に制御できる。すなわち、そ
の接合面積は第２図（ａ）のシリコン層エツチング深さ
で決定され、その後の工程ではシリコン酸化膜、シリコ
ンちつ化膜で覆われたまま維持される。さらにその部分
のシリコン酸化膜のみが選択的にエツチングできるから
である。
実施例２ 第３図は、本発明における半導体装置の製造方法におい
て、第２図（ｃ）の熱酸化工程で形成する酸化膜を酸化
膜31の２倍以上の厚い酸化膜33とする方法を示したもの
である。その他の工程は第２図で示したものと同様であ
る。本方法を用いれば、凸型シリコン層側面に多結晶シ
リコン層を接するために行なうシリコン酸化膜のエツチ
ング（第２図（ｅ））において、開口予定部の酸化膜厚
さが薄いため一層の選択性をもたせることができる。
て、第２図（ｃ）の熱酸化工程で形成する酸化膜を酸化
膜31の２倍以上の厚い酸化膜33とする方法を示したもの
である。その他の工程は第２図で示したものと同様であ
る。本方法を用いれば、凸型シリコン層側面に多結晶シ
リコン層を接するために行なうシリコン酸化膜のエツチ
ング（第２図（ｅ））において、開口予定部の酸化膜厚
さが薄いため一層の選択性をもたせることができる。
実施例３ 第４図は、本発明における半導体装置の製造方法におい
て、第２図（ｃ）のシリコン・エツチング工程で凸型シ
リコン層下部にテーパーを設ける方法を示したものであ
る。その他の工程は第２図で示したものと同様である。
本方法を用いれば、その後の熱酸化膜41形成工程におい
て凸型シリコン部のテーパーによつて応力が集中せず欠
陥発生を防止することができる。また、凸型シリコンの
テーパーによつてシリコンちつ化膜80の選択エツチング
時に側面のシリコンちつ化膜80の厚さが下端部に向つて
薄くなるため、後の熱酸化によつて酸化膜41のバーズピ
ークが酸化膜31の下端部にまで達して酸化膜31よりも厚
く形成される。それ故、後のシリコン酸化膜エツチング
工程（第２図（ｅ））において選択性を向上できる。
て、第２図（ｃ）のシリコン・エツチング工程で凸型シ
リコン層下部にテーパーを設ける方法を示したものであ
る。その他の工程は第２図で示したものと同様である。
本方法を用いれば、その後の熱酸化膜41形成工程におい
て凸型シリコン部のテーパーによつて応力が集中せず欠
陥発生を防止することができる。また、凸型シリコンの
テーパーによつてシリコンちつ化膜80の選択エツチング
時に側面のシリコンちつ化膜80の厚さが下端部に向つて
薄くなるため、後の熱酸化によつて酸化膜41のバーズピ
ークが酸化膜31の下端部にまで達して酸化膜31よりも厚
く形成される。それ故、後のシリコン酸化膜エツチング
工程（第２図（ｅ））において選択性を向上できる。
以上の各実施例１〜３においては、半導体としてGaAs等
の他の半導体を用いても実現でき、また各実施例でのｐ
型,n型の導電性を逆に用いることができるのは勿論であ
る。
の他の半導体を用いても実現でき、また各実施例でのｐ
型,n型の導電性を逆に用いることができるのは勿論であ
る。
〔発明の効果〕 本発明によれば、凸型半導体層の側壁に絶縁膜ではさま
れた多結晶半導体層を接する構造を設けるのに際して、
その接合面積を高精度に制御することが可能で、半導体
装置の精度向上に極めて有効である。
れた多結晶半導体層を接する構造を設けるのに際して、
その接合面積を高精度に制御することが可能で、半導体
装置の精度向上に極めて有効である。
第１図は従来の半導体装置の製造方法を示す断面図、第
２図は本発明の半導体装置の製造方法を示す断面図、第
３図，第４図は本発明の半導体装置の製造方法の他の実
施例を示す断面図である。 １……ｐ型Si基板、２……n+型埋込層、３……ｎ型Siエ
ピタキシヤル層、10,20,30,31,32,33,34,40,41……シリ
コン酸化膜、50,60,70,80……シリコンちつ化膜、100…
…レジスト、200,201……シリコン開口部、300……多結
晶シリコン。
２図は本発明の半導体装置の製造方法を示す断面図、第
３図，第４図は本発明の半導体装置の製造方法の他の実
施例を示す断面図である。 １……ｐ型Si基板、２……n+型埋込層、３……ｎ型Siエ
ピタキシヤル層、10,20,30,31,32,33,34,40,41……シリ
コン酸化膜、50,60,70,80……シリコンちつ化膜、100…
…レジスト、200,201……シリコン開口部、300……多結
晶シリコン。
Claims (4)
- 【請求項１】半導体基板上に半導体層を形成する工程
と、 絶縁膜、耐酸化性膜および絶縁膜を順次形成する工程
と、 前記３層膜をパターニングしてこの３層膜をマスクにし
て半導体層をエッチングして凸型半導体層を形成する工
程と、 熱酸化により上記半導体層表面及び上記凸型半導体層側
面に第１の絶縁膜を形成する工程と、 全面に第１の耐酸化性膜を堆積し異方性エッチングによ
り凸型半導体層側面にのみ第１の耐酸化性膜を残す工程
と、 凸型半導体層部以外の第１の絶縁膜をエッチング除去す
る工程と、 露出した半導体層をエッチングする工程と、 熱酸化により上記半導体層表面及び上記凸型半導体層側
面に第２の絶縁膜を形成する工程と、 全面に第２の耐酸化性膜を堆積し異方性エッチングによ
り凸型半導体層側面にのみ第２の耐酸化性膜を残す工程
と、 凸型半導体層以外の部分に選択酸化法により第３の絶縁
膜を形成する工程と、 第１、第２の耐酸化性膜を除去する工程と、 上記第１の絶縁膜をエッチング除去することにより凸型
半導体層上部に半導体層の露出した開口部を形成する工
程と、 全面に多結晶半導体層を堆積しパターニングして凸型半
導体層側面にのみ多結晶半導体層が接するように設ける
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】第１導電型半導体基板表面部に第１導電型
と反対導電型の第２導電型の領域を設けた半導体基板上
に第２導電型半導体層を形成する工程と、 絶縁膜、耐酸化性膜および絶縁膜を順次形成する工程
と、前記３層膜をパターニングしてこの３層膜をマスク
にして半導体層をエッチングして凸型半導体層を形成す
る工程と、 熱酸化により上記半導体層表面及び上記凸型半導体層側
面に第１の絶縁膜を形成する工程と、 全面に第１の耐酸化性膜を堆積し異方性エッチングによ
り凸型半導体層側面にのみ第１の耐酸化性膜を残す工程
と、 凸型半導体層部以外の第１の絶縁膜をエッチング除去す
る工程と、 露出した半導体層をエッチングする工程と、 熱酸化により上記半導体層表面及び上記凸型半導体層側
面に第２の絶縁膜を形成する工程と、 全面に第２の耐酸化性膜を堆積し、 異方性エッチングにより凸型半導体層側面にのみ第２の
耐酸化性膜を残す工程と、 凸型半導体層以外の部分に選択酸化法により第３の絶縁
膜を形成する工程と、 第１、第２の耐酸化性膜を除去する工程と、 上記第１の絶縁膜をエッチング除去することにより上記
凸型半導体層上部に半導体層の露出した開口部を形成す
る工程と、 全面に多結晶半導体層を堆積しパターニングして凸型半
導体層側面にのみ多結晶半導体層が接するように設ける
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項３】第１導電型半導体基板表面部に第１導電型
と反対導電型の第２導電型の領域を設けた半導体基板上
に第２導電型半導体層を形成する工程と、 絶縁膜、耐酸化性膜及び絶縁膜を順次形成する工程と、 前記３層膜をパターニングしてこの３層膜をマスクにし
て半導体層をエッチングして凸型半導体層を形成する工
程と、 熱酸化により上記半導体層表面及び上記凸型半導体層側
面に第１の絶縁膜を形成する工程と、 全面に第１の耐酸化性膜を堆積し異方性エッチングによ
り凸型半導体層側面にのみ第１の耐酸化性膜を残す工程
と、 凸型半導体層部以外の第１の絶縁膜をエッチング除去す
る工程と、 露出して半導体層をテーパーエッチングする工程と、 熱酸化により上記半導体層表面及び上記凸型半導体層側
面に第２の絶縁膜を形成する工程と、 全面に第２の耐酸化性膜を堆積し、異方性エッチングに
より凸型半導体層側面にのみ第２の耐酸化性膜を残す工
程と、 凸型半導体層以外の部分に選択酸化法により第３の絶縁
膜を形成する工程と、 第１、第２の耐酸化性膜を除去する工程と、 上記第１の絶縁膜をエッチング除去することにより上記
凸型半導体層上部に半導体層の露出した開口部を形成す
る工程と、 全面に多結晶半導体層を堆積しパターニングして凸型半
導体層側面にのみ多結晶半導体層が接するように設ける
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項４】第２の絶縁膜の厚さが第１の絶縁膜の厚さ
の２倍以上であることを特徴とする特許請求の範囲第３
項の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271485A JPH0783023B2 (ja) | 1985-12-04 | 1985-12-04 | 半導体装置の製造方法 |
| US06/937,610 US4887145A (en) | 1985-12-04 | 1986-12-03 | Semiconductor device in which electrodes are formed in a self-aligned manner |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271485A JPH0783023B2 (ja) | 1985-12-04 | 1985-12-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62131572A JPS62131572A (ja) | 1987-06-13 |
| JPH0783023B2 true JPH0783023B2 (ja) | 1995-09-06 |
Family
ID=17500703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60271485A Expired - Fee Related JPH0783023B2 (ja) | 1985-12-04 | 1985-12-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783023B2 (ja) |
-
1985
- 1985-12-04 JP JP60271485A patent/JPH0783023B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62131572A (ja) | 1987-06-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |