JPH0783097B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0783097B2 JPH0783097B2 JP61005044A JP504486A JPH0783097B2 JP H0783097 B2 JPH0783097 B2 JP H0783097B2 JP 61005044 A JP61005044 A JP 61005044A JP 504486 A JP504486 A JP 504486A JP H0783097 B2 JPH0783097 B2 JP H0783097B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置、特に、静電誘導トランジスタ
（SIT）から成る画素部と、MOS型電界効果トランジスタ
（MOSFET）論理回路から成る信号走査部（シフトレジス
タ）とを同一基板上に集積した半導体撮像装置の製造方
法に関するものである。
（SIT）から成る画素部と、MOS型電界効果トランジスタ
（MOSFET）論理回路から成る信号走査部（シフトレジス
タ）とを同一基板上に集積した半導体撮像装置の製造方
法に関するものである。
（従来技術） 従来の半導体撮像装置は、光検出用のダイオードとスイ
ッチ用のMOSFETにより画素部が構成されており、この様
なものにおいては、光検出はダイオードで行うために感
度が悪く、その上、MOSFETをスイッチングに用いている
ので、スイッチング雑音が信号に比べて大きくなりがち
で、S/Nが十分にとれにくかつた。これに対して、第１
図に示す様なSIT及びゲート容量から成る画素部を有す
る高感度、高S/Nの半導体撮像装置の構造が特公平４−4
4465号で開示されており、製造方法については特公平５
−40471号に開示されている。
ッチ用のMOSFETにより画素部が構成されており、この様
なものにおいては、光検出はダイオードで行うために感
度が悪く、その上、MOSFETをスイッチングに用いている
ので、スイッチング雑音が信号に比べて大きくなりがち
で、S/Nが十分にとれにくかつた。これに対して、第１
図に示す様なSIT及びゲート容量から成る画素部を有す
る高感度、高S/Nの半導体撮像装置の構造が特公平４−4
4465号で開示されており、製造方法については特公平５
−40471号に開示されている。
（発明が解決しようとする問題点） しかしながら、SITから成る画素部とMOSFETから成る信
号走査部とを同一基板上に配置した高速、高感度の半導
体撮像装置を、工程数が少なく、歩留りが良く、高集積
度で製造する有効な方法は未だ提案されていない。
号走査部とを同一基板上に配置した高速、高感度の半導
体撮像装置を、工程数が少なく、歩留りが良く、高集積
度で製造する有効な方法は未だ提案されていない。
本発明は、このような問題点を解決し、SITから成る画
素部とMOSFETによる走査回路から成る信号走査部とを同
一基板上に集積化し、これをより最適化した新規な製造
方法を提供することを目的とする。
素部とMOSFETによる走査回路から成る信号走査部とを同
一基板上に集積化し、これをより最適化した新規な製造
方法を提供することを目的とする。
（問題点を解決するための手段） 本発明の概要を第２図を用いて述べる。
（ａ）、ゲート酸化膜（第２図（ａ）の※部）上に第１
層目のN+多結晶シリコンにてMOSFETの自己整合ゲート部
、及び、SITのキャパシタ電極を形成する。
層目のN+多結晶シリコンにてMOSFETの自己整合ゲート部
、及び、SITのキャパシタ電極を形成する。
（ｂ）、ゲート酸化膜を開口後、第２層目のN+多結晶シ
リコンからの拡散によりMOSFETのソース、ドレイン、
、SITのソース部を形成し、各電極間の配線を施
す。
リコンからの拡散によりMOSFETのソース、ドレイン、
、SITのソース部を形成し、各電極間の配線を施
す。
（ｃ）、さらに、MOSFETゲート両側のSiO2を自己整合的
にエッチング除去した後に、ＰまたはAsドープSiO2をCV
Dにより被着させ、この層からの拡散により低濃度ドレ
イン（LDD）領域を形成する。
にエッチング除去した後に、ＰまたはAsドープSiO2をCV
Dにより被着させ、この層からの拡散により低濃度ドレ
イン（LDD）領域を形成する。
（ｄ）、上記（ｃ）の工程の代わりに、MOSFETのゲート
端よりソース、ドレイン部までの領域にLDD領域Ｆ、Ｇ
をイオン注入で形成することも可能である。
端よりソース、ドレイン部までの領域にLDD領域Ｆ、Ｇ
をイオン注入で形成することも可能である。
本発明は、基本的に、MOSFET及びキャパシタ・ゲート付
SITを同一基板上に形成する工程に関するものであり、
以下の特色を有している。
SITを同一基板上に形成する工程に関するものであり、
以下の特色を有している。
第１に、ゲート酸化膜形成後に、ただちに第１層目の多
結晶シリコンの被着を行うことによつてゲート酸化膜が
保護されるため、ゲート酸化膜形成後にフオトレジスト
工程に入る従来の方法に比べ、ピンホール等の不良を極
めて少なくすることが可能である。
結晶シリコンの被着を行うことによつてゲート酸化膜が
保護されるため、ゲート酸化膜形成後にフオトレジスト
工程に入る従来の方法に比べ、ピンホール等の不良を極
めて少なくすることが可能である。
第２に、MOSFETのソース、ドレイン形成、及びSITのソ
ース形成に、N+多結晶シリコンからの拡散を用いること
により、コンタクトが同時形成されるので、拡散領域の
面積を減少させることができ、このため寄生容量を低減
させることができ、回路の高速化、低電力化を実現させ
ることができる。具体的には、第３図に示す様に、通常
のMOSインバータと比較した場合に、約50％の面積減少
が可能である。また、N+領域上でAlが直接コンタクトす
ることがないので、Alが基板に貫通してショートを起こ
すスパイクによる不良が回避でき、歩留りの向上が図れ
る。
ース形成に、N+多結晶シリコンからの拡散を用いること
により、コンタクトが同時形成されるので、拡散領域の
面積を減少させることができ、このため寄生容量を低減
させることができ、回路の高速化、低電力化を実現させ
ることができる。具体的には、第３図に示す様に、通常
のMOSインバータと比較した場合に、約50％の面積減少
が可能である。また、N+領域上でAlが直接コンタクトす
ることがないので、Alが基板に貫通してショートを起こ
すスパイクによる不良が回避でき、歩留りの向上が図れ
る。
第３に、本発明によると、MOSFETはLDD構造にて形成す
るので、ゲート長が３μｍ以下のMOSFETを使用すること
も可能となり、従来30μｍピッチ程度が限界であつた走
査回路の集積度を向上せしめ、より高密度の撮像素子を
実現することができる。
るので、ゲート長が３μｍ以下のMOSFETを使用すること
も可能となり、従来30μｍピッチ程度が限界であつた走
査回路の集積度を向上せしめ、より高密度の撮像素子を
実現することができる。
なお、SITはアレー状に配列することも、二次元的に配
列することも、もち論可能である。
列することも、もち論可能である。
（実施例） 本発明の製造方法の具体的実施例を第４図〜第６図を用
いて説明する。
いて説明する。
まず、第４図の実施例をその工程順に説明する。
（ａ）、不純物密度1018〜1019cm-3N+シリコン基板５
に、不純物密度1014cm-3以下のN-シリコンをエピタキシ
ャル成長させ、厚さ３〜10μｍのエピタキシヤル層３を
形成し、ＮチャネルMOSFETを形成する領域に不純物密度
1015〜1016cm-3のＰ型ウエル領域（Ｐウエル）４を形成
する。
に、不純物密度1014cm-3以下のN-シリコンをエピタキシ
ャル成長させ、厚さ３〜10μｍのエピタキシヤル層３を
形成し、ＮチャネルMOSFETを形成する領域に不純物密度
1015〜1016cm-3のＰ型ウエル領域（Ｐウエル）４を形成
する。
（ｂ）、SIT画素部及びＰウエル４間の分離のために、
１〜２μｍ幅で溝切り、充てん分離帯６を形成する。こ
れはSiO2をマスクとし、SiをRIE（反応性イオンエッチ
ング）によりエピタキシヤル層３の厚さ以上の深さに垂
直にエツチングし、その内壁を酸化後にCVDにより多結
晶シリコンで充てんすることにより得られる。その後、
全体の表面を酸化してSiO2層８を形成する。
１〜２μｍ幅で溝切り、充てん分離帯６を形成する。こ
れはSiO2をマスクとし、SiをRIE（反応性イオンエッチ
ング）によりエピタキシヤル層３の厚さ以上の深さに垂
直にエツチングし、その内壁を酸化後にCVDにより多結
晶シリコンで充てんすることにより得られる。その後、
全体の表面を酸化してSiO2層８を形成する。
（ｃ）、SITのP+ゲート9a及びＰウエルコンタクトのP+
領域9bをB+イオン注入により形成する。SiO2に開口を設
けた後、数100Åのパツド酸化膜10及びシリコン窒化膜1
1を形成し、SITのソース部、ゲートキヤパシタ部及びMO
SFETの活性領域（ソース、ゲート、ドレイン）を残して
シリコン窒化膜11をプラズマエツチングにより除去す
る。
領域9bをB+イオン注入により形成する。SiO2に開口を設
けた後、数100Åのパツド酸化膜10及びシリコン窒化膜1
1を形成し、SITのソース部、ゲートキヤパシタ部及びMO
SFETの活性領域（ソース、ゲート、ドレイン）を残して
シリコン窒化膜11をプラズマエツチングにより除去す
る。
（ｄ）、シリコン窒化膜で覆われた領域を除き、酸化に
より6000Å以上の厚さのフイールド酸化膜12を形成す
る。この熱処理の間に、前工程（ｃ）で形成したP+領域
もドライブインされ、所望のSIT特性が得られるように
なる。シリコン窒化膜を除去後、さらにゲート酸化を行
い、300〜1000Åの厚さのSiO213を形成する。エンハン
スメントMOSFETのゲートしきい値電圧制御用のB+イオン
注入を行い、さらに必要に応じてレジストマスク14によ
り、デプレッシヨンMOSFETのゲートしきい値電圧制御用
のP+（又はAs +）イオン注入を行う。
より6000Å以上の厚さのフイールド酸化膜12を形成す
る。この熱処理の間に、前工程（ｃ）で形成したP+領域
もドライブインされ、所望のSIT特性が得られるように
なる。シリコン窒化膜を除去後、さらにゲート酸化を行
い、300〜1000Åの厚さのSiO213を形成する。エンハン
スメントMOSFETのゲートしきい値電圧制御用のB+イオン
注入を行い、さらに必要に応じてレジストマスク14によ
り、デプレッシヨンMOSFETのゲートしきい値電圧制御用
のP+（又はAs +）イオン注入を行う。
（ｅ）、CVDにより0.3〜0.5μｍ厚の第１層目のＰドー
プ多結晶シリコン膜を被着させ、MOSFETの自己整合ゲー
ト部15b及びSITのゲートキヤパシタ部15aをプラズマエ
ッチングにより形成する。その後、酸化により1000〜20
00Å厚のSiO216を多結晶シリコン膜15a、15b上に形成
し、ゲート酸化膜ともども必要個所に開口22を設ける。
プ多結晶シリコン膜を被着させ、MOSFETの自己整合ゲー
ト部15b及びSITのゲートキヤパシタ部15aをプラズマエ
ッチングにより形成する。その後、酸化により1000〜20
00Å厚のSiO216を多結晶シリコン膜15a、15b上に形成
し、ゲート酸化膜ともども必要個所に開口22を設ける。
（ｆ）、再びCVDにより第２層目のＰドープ多結晶シリ
コン膜17a、17bを被着させ、所望のパターニングをプラ
ズマエッチングにより行う。この際、SiO216は第１層目
の多結晶シリコン膜15a、15bを保護する役割をする。次
に、第４図（ｅ）中の13a、16のSiO2を全面エッチング
し、CVDによりPSG（Phospho Silicate Glass）層19を形
成する。熱処理により、SIT部ではＰドープ多結晶シリ
コン膜17aよりＰが拡散されてソース領域18aが形成さ
れ、MOSFET部ではＰドープ多結晶膜17bからＰが拡散さ
れソース、ドレイン18bが、PSG層19からもＰが拡散され
LDD領域20がそれぞれ形成される。
コン膜17a、17bを被着させ、所望のパターニングをプラ
ズマエッチングにより行う。この際、SiO216は第１層目
の多結晶シリコン膜15a、15bを保護する役割をする。次
に、第４図（ｅ）中の13a、16のSiO2を全面エッチング
し、CVDによりPSG（Phospho Silicate Glass）層19を形
成する。熱処理により、SIT部ではＰドープ多結晶シリ
コン膜17aよりＰが拡散されてソース領域18aが形成さ
れ、MOSFET部ではＰドープ多結晶膜17bからＰが拡散さ
れソース、ドレイン18bが、PSG層19からもＰが拡散され
LDD領域20がそれぞれ形成される。
（ｇ）、必要なコンタクト孔の開口を行い、電極用のAl
21a、及び、撮像装置の場合に必要な光シールド用のAl2
1bを形成し、裏面コンタクトをAuなどで形成する。
21a、及び、撮像装置の場合に必要な光シールド用のAl2
1bを形成し、裏面コンタクトをAuなどで形成する。
さらに、別の実施例として、切込ゲート構造のSITを有
する例を第５図に示すが、切込エッチングを行う点を除
き、第４図のものとほぼ同じ工程により製造することが
可能である。SIT部のN+ソース18aとP+ゲート9aの間の距
離が、プレナー型の場合に比べて長くとれるので、高耐
圧性にできリーク電流面で有利である他、受光面となる
P+ゲート9aの深さがプレナー型におけるほぼ深くなくと
もそれと同等のSIT特性が得られるので、P+ゲートの深
さを浅くでき、短波長（青色）感度を向上させることが
できる形態である。
する例を第５図に示すが、切込エッチングを行う点を除
き、第４図のものとほぼ同じ工程により製造することが
可能である。SIT部のN+ソース18aとP+ゲート9aの間の距
離が、プレナー型の場合に比べて長くとれるので、高耐
圧性にできリーク電流面で有利である他、受光面となる
P+ゲート9aの深さがプレナー型におけるほぼ深くなくと
もそれと同等のSIT特性が得られるので、P+ゲートの深
さを浅くでき、短波長（青色）感度を向上させることが
できる形態である。
また、別の実施例としては、第６図に示す様にＰ型基板
25を用い、SITを設ける領域にN+埋込領域23及びコンタ
クト24を設けたものがある。この構造では、基板からの
Ｂの拡散があるので、Ｐウエル形成時のドライブイン時
間が半減され、結晶欠陥の発生率が低く抑えられるこ
と、Ｐウエルの深さに特に制限がないので設計の自由度
があること、バイポーラ素子を同一基板内に形成可能で
あること、が利点としてあげられる。
25を用い、SITを設ける領域にN+埋込領域23及びコンタ
クト24を設けたものがある。この構造では、基板からの
Ｂの拡散があるので、Ｐウエル形成時のドライブイン時
間が半減され、結晶欠陥の発生率が低く抑えられるこ
と、Ｐウエルの深さに特に制限がないので設計の自由度
があること、バイポーラ素子を同一基板内に形成可能で
あること、が利点としてあげられる。
（発明の効果） 本発明においては、すでに述べた様に、プロセスの工夫
により、歩留りが良く、より高集積度で、高速な、SIT
を画素部としMOSFETを走査回路部とする、半導体撮像装
置を提供することができる。
により、歩留りが良く、より高集積度で、高速な、SIT
を画素部としMOSFETを走査回路部とする、半導体撮像装
置を提供することができる。
加うるに、走査回路部内の配線は、第４図（ｇ）、第５
図、第６図に示すように、多結晶シリコンでなされるた
め、配線に用いるAlによつて必要な光シールドが可能と
なり、工程数の減少と歩留りの向上を行うことができる
ものである。
図、第６図に示すように、多結晶シリコンでなされるた
め、配線に用いるAlによつて必要な光シールドが可能と
なり、工程数の減少と歩留りの向上を行うことができる
ものである。
第１図はSIT及びゲート容量からなる画像部の断面図
（イ）と回路図（ロ）、第２図は本発明の製造方法の概
要を説明するための概略断面図、第３図は本発明により
製造された半導体装置と従来の半導体装置を比較するた
めの平面図と断面図、第４図は本発明の１実施例を説明
するための概略断面図、第５図は別の実施例を説明する
ための概略断面図、第６図は更に別の実施例を説明する
ための概略断面図である。 ：自己整合ゲート部、：キャパシタ電極、：ソー
ス、：ドレイン、：ソース部、、:LDD領域 3:エピタキシヤル層、4:P型ウエル領域、5:N+シリコン
基板、6:溝切り、充てん分離帯、8:SiO2層、9a:P+ゲー
ト、9b:PウエルコンタクトのP+領域、10:パッド酸化
膜、11:シリコン窒化膜、12:フイールド酸化膜、13:ゲ
ート酸化膜、13a:SiO2層、14:レジストマスク、15a:ゲ
ートキヤパシタ部、15b:自己整合ゲート部、16:SiO
2層、17a、17b:第２のＰドープ多結晶シリコン膜、18a:
ソース領域、18b:ソース、ドレイン、19:PSG層、20:LDD
領域、21a:電極用Al、21b:光シールド用Al、22:開口、2
3:N+埋込領域、24:コンタクト、25:P型基板
（イ）と回路図（ロ）、第２図は本発明の製造方法の概
要を説明するための概略断面図、第３図は本発明により
製造された半導体装置と従来の半導体装置を比較するた
めの平面図と断面図、第４図は本発明の１実施例を説明
するための概略断面図、第５図は別の実施例を説明する
ための概略断面図、第６図は更に別の実施例を説明する
ための概略断面図である。 ：自己整合ゲート部、：キャパシタ電極、：ソー
ス、：ドレイン、：ソース部、、:LDD領域 3:エピタキシヤル層、4:P型ウエル領域、5:N+シリコン
基板、6:溝切り、充てん分離帯、8:SiO2層、9a:P+ゲー
ト、9b:PウエルコンタクトのP+領域、10:パッド酸化
膜、11:シリコン窒化膜、12:フイールド酸化膜、13:ゲ
ート酸化膜、13a:SiO2層、14:レジストマスク、15a:ゲ
ートキヤパシタ部、15b:自己整合ゲート部、16:SiO
2層、17a、17b:第２のＰドープ多結晶シリコン膜、18a:
ソース領域、18b:ソース、ドレイン、19:PSG層、20:LDD
領域、21a:電極用Al、21b:光シールド用Al、22:開口、2
3:N+埋込領域、24:コンタクト、25:P型基板
Claims (8)
- 【請求項１】画素部として光電変換機能を有するゲート
にキャパシタを組み込んだ静電誘導トランジスタ（以下
SITと略す。）、および各画素からの信号を走査するMOS
型電界効果トランジスタ（以下MOSFETと略す。）からな
る回路を同一基板上に配置した半導体装置の製造方法で
あって、 ａ Ｎ＋基板に低不純物密度（Ｎ−）層を形成し、MOSF
ET形成予定部をＰ型ウエル領域とし、上記SIT部およびM
OSFET部の分離帯を形成する工程、 ｂ 上記SIT画素部のゲート形成予定部およびＰウエル
領域の端にＰ＋領域を同時に形成する工程、 ｃ ゲート酸化膜上に第１層目の多結晶シリコン膜を形
成してMOSFETの自己整合ゲートおよびSIT画素部の信号
蓄積用のゲートキャパシタ部を形成する工程、 ｄ MOSFETのソース、ドレイン形成予定部分およびSIT
のソース部形成予定部分のゲート酸化膜を開口して第２
層目の多結晶シリコン膜を形成してこの膜から不純物拡
散によりMOSFETのソース、ドレインおよびSITのソース
部を形成し、かつ、これらの多結晶シリコン膜により配
線を行う工程、 ｅ MOSFETの自己整合ゲート端よりソース、ドレイン部
までの領域に低濃度ドレイン（以下LDDと略す。）領域
を形成する工程 からなることを特徴とする半導体装置の製造方法 - 【請求項２】上記LDD領域の形成（ｅ工程）をイオン注
入法により行うことを特徴とする特許請求の範囲第１項
の半導体装置の製造方法 - 【請求項３】上記LDD領域の形成（ｅ工程）を不純物を
添加したがラス層からの拡散により行うことを特徴とす
る特許請求の範囲第１項の半導体装置の製造方法 - 【請求項４】画素部として光電変換機能を有するゲート
にキャパシタを組み込んだ静電誘導トランジスタ（以下
SITと略す。）、および各画素からの信号を走査するMOS
型電界効果トランジスタ（以下MOSFETと略す。）からな
る回路を同一基板上に配置した半導体装置の製造方法で
あって、 ａ Ｐ型基板のSIT形成予定部にＮ＋埋込領域を形成
し、該基板に低不純物密度（Ｎ−）層を形成し、MOSFET
形成予定部をＰ型ウエル領域とし、上記SIT部およびMOS
FET部の分離帯を形成する工程、 ｂ 上記SIT画素部のゲート形成予定部およびＰウエル
領域の端にＰ＋領域を同時に形成する工程、 ｃ ゲート酸化膜上に第１層目の多結晶シリコン膜を形
成してMOSFETの自己整合ゲートおよびSIT画素部の信号
蓄積用のゲートキャパシタ部を形成する工程、 ｄ MOSFETのソース、ドレイン形成予定部分およびSIT
のソース部形成予定部分のゲート酸化膜を開口して第２
層目の多結晶シリコン膜を形成してこの膜から不純物拡
散によりMOSFETのソース、ドレインおよびSITのソース
部を形成し、かつ、これらの多結晶シリコン膜により配
線を行う工程、 ｅ MOSFETの自己整合ゲート端よりソース、ドレイン部
までの領域に低濃度ドレイン（以下LDDと略す。）領域
を形成する工程 からなることを特徴とする半導体装置の製造方法 - 【請求項５】上記LDD領域の形成（ｅ工程）をイオン注
入法により行うことを特徴とする特許請求の範囲第４項
の半導体装置の製造方法 - 【請求項６】上記LDD領域の形成（ｅ工程）を不純物を
添加したがラス層からの拡散により行うことを特徴とす
る特許請求の範囲第４項の半導体装置の製造方法 - 【請求項７】画素部として光電変換機能を有するゲート
にキャパシタを組み込んだ静電誘導トランジスタ（以下
SITと略す。）、および各画素からの信号を走査するMOS
型電界効果トランジスタ（以下MOSFETと略す。）からな
る回路を同一基板上に配置した半導体装置の製造方法で
あって、 ａ Ｎ＋基板もしくはＰ型基板のSIT形成予定部に形成
したＮ＋埋込領域に、低不純物密度（Ｎ−）層を形成
し、MOSFET形成予定部をＰ型ウエル領域とし、上記SIT
部およびMOSFET部の分離帯を形成する工程、 ｂ 上記SIT画素部のゲート形成予定部およびＰウエル
領域の端にＰ＋領域を同時に形成する工程、 ｃ ゲート酸化膜上に第１層目の多結晶シリコン膜を形
成してMOSFETの自己整合ゲートおよびSIT画素部の信号
蓄積用のゲートキャパシタ部を形成する工程、 ｄ MOSFETのソース、ドレイン形成予定部分およびSIT
のソース部形成予定部分のゲート酸化膜を開口して第２
層目の多結晶シリコン膜を形成してこの膜から不純物拡
散によりMOSFETのソース、ドレインおよびSITのソース
部を形成し、かつ、これらの多結晶シリコン膜により配
線を行う工程、 ｅ MOSFETの自己整合ゲート端よりソース、ドレイン部
までの領域に低濃度ドレイン（以下LDDと略す。）領域
を形成する工程 からなるSITをアレイ状に配列したことを特徴とする半
導体装置の製造方法 - 【請求項８】画素部として光電変換機能を有するゲート
にキャパシタを組み込んだ静電誘導トランジスタ（以下
SITと略す。）、および各画素からの信号を走査するMOS
型電界効果トランジスタ（以下MOSFETと略す。）からな
る回路を同一基板上に配置した半導体装置の製造方法で
あって、 ａ Ｎ＋基板もしくはＰ型基板のSIT形成予定部に形成
したＮ＋埋込領域に、低不純物密度（Ｎ−）層を形成
し、MOSFET形成予定部をＰ型ウエル領域とし、上記SIT
部およびMOSFET部の分離帯を形成する工程、 ｂ 上記SIT画素部のゲート形成予定部およびＰウエル
領域の端にＰ＋領域を同時に形成する工程、 ｃ ゲート酸化膜上に第１層目の多結晶シリコン膜を形
成してMOSFETの自己整合ゲートおよびSIT画素部の信号
蓄積用のゲートキャパシタ部を形成する工程、 ｄ MOSFETのソース、ドレイン形成予定部分およびSIT
のソース部形成予定部分のゲート酸化膜を開口して第２
層目の多結晶シリコン膜を形成してこの膜から不純物拡
散によりMOSFETのソース、ドレインおよびSITのソース
部を形成し、かつ、これらの多結晶シリコン膜により配
線を行う工程、 ｅ MOSFETの自己整合ゲート端よりソース、ドレイン部
までの領域に低濃度ドレイン（以下LDDと略す。）領域
を形成する工程 からなるSITを二次元的に配列したことを特徴とする半
導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005044A JPH0783097B2 (ja) | 1986-01-16 | 1986-01-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005044A JPH0783097B2 (ja) | 1986-01-16 | 1986-01-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62165360A JPS62165360A (ja) | 1987-07-21 |
| JPH0783097B2 true JPH0783097B2 (ja) | 1995-09-06 |
Family
ID=11600425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61005044A Expired - Lifetime JPH0783097B2 (ja) | 1986-01-16 | 1986-01-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783097B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH069233B2 (ja) * | 1986-09-13 | 1994-02-02 | 財団法人半導体研究振興会 | 固体撮像装置及びその製造方法 |
| JPH069235B2 (ja) * | 1986-10-01 | 1994-02-02 | 財団法人半導体研究振興会 | 固体撮像装置の製造方法 |
-
1986
- 1986-01-16 JP JP61005044A patent/JPH0783097B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62165360A (ja) | 1987-07-21 |
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