JPH0691249B2 - 変調ドープ形ｍｉｓｆｅｔ及びその製造方法 - Google Patents

変調ドープ形ｍｉｓｆｅｔ及びその製造方法

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JPH0691249B2
JPH0691249B2 JP3259228A JP25922891A JPH0691249B2 JP H0691249 B2 JPH0691249 B2 JP H0691249B2 JP 3259228 A JP3259228 A JP 3259228A JP 25922891 A JP25922891 A JP 25922891A JP H0691249 B2 JPH0691249 B2 JP H0691249B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的には半導体素子
に関し、より詳細には、相互コンダクタンスを改善する
ために傾斜形シリコン・ゲルマニウム・チャネルを有し
た金属絶縁体型の電界効果トランジスタに関するもので
ある。
【０００２】
【従来の技術】電界効果トランジスタは、ソースと、こ
のソースから隔置したドレインと、これらソースとドレ
インとの間に配置したゲートと、を備えた水平な素子で
ある。そのチャネル領域は、ゲートの下でソースとドレ
インとの間にある。金属絶縁体型の電界効果トランジス
タ（ＭＩＳＦＥＴ）では、そのチャネルの頂部に配置し
た絶縁層に対し、金属電極をはり付けている。そして、
このゲート電極に加える電圧で、そのチャネル内のソー
スからドレインに至る電流の流れを制御するようにして
いる。
【０００３】半導体としてのシリコンの欠点の一つは、
その電子移動度と比較してその正孔移動度にある。電子
がシリコン中を通る通路は、結晶格子構造により制限を
受けるようになっている。ゲルマニウムのようなその他
の材料では、それとは異なったエネルギー・バンド構造
を有していて、それより高いキャリア移動度となってい
る。このような高いキャリア移動度は、最終的にはキャ
リア移動度が素子のスイッチング速度を決定するとの理
由から、望ましいものである。そのスイッチング速度が
早くなればなる程、その所与の素子は、ある所与の単位
時間内により多くの動作を行うことができる。
【０００４】シリコン−ゲルマニウム合金は、この合金
層が充分薄い限りでは、シリコン基板上に同じ度合いで
成長させることができる。これについては、パーソル
（T.P.Pearsall）とビーン（J.C. Bean）の“Enhanceme
nt- and depletion-mode P-channel GexSi1-x modulati
on doped FETs”, IEEE Electron Device Letters, EDL
-7, pp. 308-310, 1986、及び タフト（R.C. Taft）と
プルマー（J.D. Plummer）とライヤ（S.S. Iyer）の“F
abrication of a p-channel BICFET in the GexSi1-x/S
i system”, International Electron Device Conf. Di
gest, pp. 570-573, 1988の資料を参照されたい。ゲル
マニウムの結晶の格子間隔は、シリコン結晶の格子より
は大きいので、ゲルマニウムとシリコンの合金を含む層
は、同じ度合いに成長させたときには、ひずみ(strain)
状態の下にある。即ち、ゲルマニウムの結晶格子は圧縮
されて、いわゆる擬似形態的な(pseudomorphic)層を与
える。これについては、カスパー（K. Casper）の“Gro
wth Improprieties of Si/SiGe Superlattices”MSS-II
Proceedings, page 703, Kyoto, Japan, September197
5と、ラング（D.V. Lang）外の“Measurement of the B
and Gap of GexSi1-x/Si Strained Layer Heterostruct
ures”, Applied Physics Letters, 47, page1333 (198
5)を参照されたい。そのようなひずんだ(strained)層に
ついて、幾つかのグループは、２次元の電子と正孔のガ
ス層を形成できることを実証している。最近、正孔の移
動度が、シリコンとゲルマニウムの合金で形成した層に
おいては純粋のシリコンにおけるより高い、ということ
が示されている。これに関しては、ワング（P.J. Wan
g）外の“Two-dimensional hole gas in Si/Si0.85Ge
0.15/Si modulation-doped double heterostructure
s”, Appl. Phys. Lett. Vol. 54, No. 26, p. 2701 (1
989)を参照されたい。
【０００５】そのようなシステムにおける正孔移動度
は、重い正孔のバンドと比べると軽い正孔のバンドのエ
ネルギーを減少させるその合金層内のひずみにより、強
めることが可能である。そのシステムにおいては、伝導
帯と価電子帯の不連続部は、III −Ｖ化合物物質に比較
すると割合に低い。その上、シリコン上のショットキー
障壁の高さが小さいことにより、大きなゲート漏洩電流
（特に室温で）が原因で、パーソル（Pearsall）外のＭ
ＯＤＦＥＴ素子の商業的利用は大変困難になることにな
る。
【０００６】欧州特許 ０ ３２３ ８９６ ＡＺは、Ｓｉ
中に９０〜１００％のＧｅの合金で形成したゲルマニウ
ム・チャネル領域をもつ、在来のＭＯＳＦＥＴ素子を開
示している。そのチャネルは、対称形であり、そしてこ
のチャネルの各縁部には、シリコン中に９０〜１００％
のゲルマニウムのその合金から、これの周囲の純粋シリ
コンの領域への、同等の遷移領域がある。各チャネル縁
部には、シリコンとゲルマニウムの間のよく知られた格
子不整合を収拾する傾斜領域が設けられており、その不
整合は４.０％である。この結果として、最もゲルマニ
ウムの層には、これの格子定数とＳｉ基板のそれとの間
の厳しい不整合により、平方ｃｍ当たり数兆個を超える
欠陥が発生する。このような欠陥は、キャリアの移動度
を制限することがよく知られている。この構造的な考察
からは離れるが、上記チャネル中のＧｅプロファイル
は、その他の全ての従来技術の場合のように、最もＧｅ
の領域中のいたる処で対称でありかつ均一である。従っ
て、２個の活性の輸送領域がそのチャネルの縁部に形成
されることになり、その一方は、シリコン基板から９０
〜１００％ゲルマニウム・チャネルに至る遷移部にあ
り、そして他方は、その素子の表面にある純粋シリコン
へ戻る遷移領域にある。各輸送領域は、一つの正孔ガス
を含み、その中心は、そのＧｅプラトーの各縁部に位置
している。各正孔ガスは、ある有限の空間範囲を有して
いて、これによりそのキャリアの半分が、その欠陥遷移
領域に各プラトーの縁部を超えて重なるようになってい
る。このこともまた、それら欠陥領域にあるキャリアの
移動度を減ずることになる。また、これと同じように重
要なことであるが、Ｇｅ含有量が減少した領域中を正孔
が移動するとき、従来の全てのＳｉＧｅチャネルＭＯＳ
ＦＥＴ設計例の場合と同じように、正孔の移動度は減少
する。
【０００７】１９８９年５月１５日に出願されしかも本
発明と同じ譲受人に譲渡された米国特許出願 ０７／３
５１,６３０において、Ｓｉ基板上で成長させたＳｉＧ
ｅチャネル層を有するＭＯＳＦＥＴが開示されている。
そのチャネル層から二酸化シリコン絶縁体層を分離して
いるのは、シリコン・キャップ層である。適当に電圧を
印加すると、ＳｉＧｅ合金層とそのシリコン・キャップ
層との間の界面において、高い移動度をもつ電荷キャリ
アの領域が生ずる。この領域は、２次元の電子ガスまた
は正孔ガスを含むことになる。以前の素子のようなＳｉ
／ＳｉＯ2界面ではなくむしろＳｉＧｅ／Ｓｉ界面にお
いてその電子ガスあるいは正孔ガスを形成することによ
り、界面散乱は減少するかあるいは除くことができる。
高移動度電荷キャリアのその領域は、できるだけ（Ｓｉ
／ＳｉＧｅ界面にある）ゲートに近接させており、従っ
て、その容量は最大になり、また素子性能が高まる。し
かし、キャリア移動度は、実際には、そのゲートに最も
近いところでは最も低い。このため、容量と移動度の両
方に線形に比例する良さの指数である素子の相互コンダ
クタンスは、最適とはならない。さらに、この以前のも
のにおいて述べられたチャネル領域は、周知の全ての従
来技術の場合と同じように、対称形のものである。その
ような対称形構造において、シリコン領域とシリコン・
ゲルマニウム領域との間の突然の遷移は、数多くのキャ
リアをそのチャネル領域の外へ輸送するという結果をも
たらす。
【０００８】
【発明が解決しようとする課題】従って、素子を通る電
流量を増加させるために、最適化した相互コンダクタン
スをもったＳｉＧｅチャネルを有する、ＭＯＳＦＥＴ型
素子を提供することが望ましい。
【０００９】
【課題を解決するための手段】本発明は、傾斜した半導
体合金チャネル層をもつＭＩＳＦＥＴであって、その傾
斜によって、電荷キャリアがチャネル層内の相互コンダ
クタンスが最適となる場所に位置するようにしたＭＩＳ
ＦＥＴに向けたものである。本発明のこのＭＩＳＦＥＴ
は、第１の単結晶半導体材料と第２の半導体材料との合
金の擬似形態的なエピタキシャル・チャネル層を、基板
の上に配置して備えている。そして、その合金は、上記
の第２半導体材料の百分率をそのチャネル層内で単一の
ピーク百分率レベルに傾斜させて、そのチャネル層内の
キャリアの場所が上記ピーク百分率レベルのところと一
致するようにする。そのチャネル層の上には、上記の第
１半導体材料のエピタキシャル・キャップ層を配置し、
そしてこのキャップ層の上にゲート絶縁体層を配置す
る。また、このゲート絶縁体層の上にゲート電極を配置
し、またソースとドレイン領域を、そのゲート電極の互
いに対向する側の上記キャップ層及びチャネル層中に形
成する。本発明の好ましい実施例においては、上記のチ
ャネル層は、シリコン基板上のシリコン−ゲルマニウム
合金より形成する。
【００１０】上記のチャネルのプロファイルには傾斜を
与え、これにより相互コンダクタンスを最大にするため
にそのチャネル層内の電荷キャリアの場所を制御する。
その傾斜により、そのチャネル内の所望の場所へキャリ
アを駆動する組込式の電界が生ずる。本発明のこの傾斜
形合金チャネルＦＥＴでは、従来技術の素子において形
成される２つの活性の輸送領域の問題を避けており、そ
の理由は、単一の輸送領域のみが第２半導体材料の単一
ピーク百分率レベルの場所に形成されるからである。さ
らに、従来技術のＳｉＧｅチャネル素子においては、Ｓ
ｉとＳｉＧｅ間のバンド・オフセットが小さいので、そ
の界面に形成された２次元の正孔ガスは、そのＳｉ層、
即ち移動度のより小さい層にこぼれることになる。しか
し、本発明のＦＥＴにおいては、その問題は、キャリア
をその界面から離して位置させ、これにより全てのまた
は実質的に全ての正孔ガスをＳｉＧｅのより高移動度の
チャネル内に維持することによって、避けることができ
る。チャネル内のキャリアのその場所の制御は、シリコ
ン中のＧｅ濃度をある最大値にまで傾斜させ、しかもそ
の最大値を、チャネル内でしかもいづれの界面からも離
れたどこかに置くことにより行う。その最大濃度の点に
より、それらキャリアの場所が決まる。このチャネル内
の詳細な場所は、所望の素子特性に依存することにな
る。
【００１１】本発明の素子の別の好ましい実施例におい
ては、変調ドーピング技術を用い、これによりキャリア
は上記のチャネル層の下に位置させる。まず初めに、狭
くかつ本来の位置にドープしたボロン層を成長させる。
低温エピタキシーにより非常に正確に制御できるその総
集積ドーズは、素子のしきい値電圧を定める。そのドー
プ層は、小さな無ドープのスペーサにより上記ＳｉＧｅ
チャネルから分離して、イオン化したアクセプタをその
ＳｉＧｅチャネルの正孔から物理的に分離するようにす
る。このスペーサを厚くすると、有害な寄生基板チャネ
ルができる可能性がある。以上のようにして、変調ドー
プ式の金属絶縁体型半導体素子を形成する。
【００１２】さらに、ＭＯＳＦＥＴのそのチャネル領域
を変調ドーピングすることにより、キャリアをイオン化
した原子から物理的に分離し、これによりイオン化不純
物の分散が無視できる状態で高キャリア濃度を可能に
し、またこれによって、均一ドープ形のＳｉＧｅ ＭＯ
ＳＦＥＴと比べて高い移動度を可能にする。その上、そ
のドーパントを、ＭＯＤＦＥＴ及びＢＩＣＦＥＴの両方
の場合におけるのと同じようにＳｉＧｅチャネルの上に
ではなく、その下に位置させれば、素子製作中にＳｉキ
ャップ層を薄くすることがその総集積ドーピング従って
しきい値電圧に影響を与えないため、プロセスの感度
は、大いに向上する。均一ドープ形ＳｉＧｅのＭＯＳＦ
ＥＴに優る利点は、変調ドープ形素子においては、寄生
表面チャネルのシリコン・キャップの厚さ従ってプロセ
ス変動に対する依存が、それ程決定的でなくなることで
ある。最後に、変調ドープ形素子では、均一ドープ形Ｓ
ｉＧｅのＭＯＳＦＥＴに比べて、ＳｉＧｅチャネル中の
キャリアの、表面及び基板の寄生チャネル双方の中のキ
ャリアに対する比率を、最大限にすることができる。
【００１３】
【実施例】本発明は、傾斜形合金チャネルを有した電界
効果トランジスタであって、その合金の１元素をそのチ
ャネル中のある単一のピーク百分率レベルへ傾斜させた
電界効果トランジスタに向けたものである。本発明は、
シリコンまたはゲルマニウム材料、またはIII−Ｖ／II
−VI材料系において実施することができる。説明の都合
上、本発明は、シリコン基板上のシリコン−ゲルマニウ
ム材料系において記述するが、当業者には理解されるよ
うに、ここに開示する概念及び技法は、III−Ｖ／II−V
I系に対しても適用することができるものである。
【００１４】本発明の傾斜形チャネルＦＥＴでは、在来
の対称形の合金百分率プロファイルを有する素子に優る
多くの利点がある。これらの利点については、図１、図
２、図３を参照して説明する。図１は、純粋シリコンの
各層の間に挟んだＳｉＧｅチャネル層をもつＭＯＳＦＥ
Ｔについて、その在来の合金百分率プロファイルを示し
たものである。１５ｎｍ厚のそのチャネル層は、２２.
５％の均一なＧｅ百分率をもっている。図２は、本発明
による傾斜形のプロファイルを示している。これのＧｅ
百分率は、Ｓｉ／ＳｉＧｅ界面において急に３０％にま
で上昇させ、そしてＳｉＧｅ／Ｓｉ界面の１５％にまで
傾斜して降下させている。図３は、図１と図２に示した
プロファイルのＭＯＳＦＥＴについて、そのチャネル電
荷−Ｖｇ曲線を示したものである。集積Ｇｅドーズの合
計量が同じ場合に、傾斜形チャネルのプロファイルから
は次のような利点が得られる。即ち、（１）曲線Ａの傾
斜部分と曲線Ｂの傾斜部分とにより示されているよう
に、低いＶｇにおいて相互コンダクタンスがより高く、
従ってより鋭いターンオンをもたらすという点、（２）
Ｖｇが高くなるにつれ電流が大きくなり、より優れた駆
動能力を実現するという点、（３）曲線ＣとＤの位置に
より示されているように、Ｓｉキャップ層における寄生
チャネル伝導が低い点、である。
【００１５】図４（ａ）と図５（ａ）は、それぞれ、本
発明の別の実施例のＧｅプロファイル（図４（ａ））と
従来技術のＧｅプロファイル（図５（ａ））を示したも
のである。これらの単位は、Ａ.Ｕ.（オングストロー
ム）、例えば任意の単位である。また、符号Ａ、Ｂ、
Ｃ、Ｄ、ＥとＡ'、Ｂ'、Ｃ'、Ｄ'は、その各プロファイ
ルをもったＦＥＴ構造の横断面の各種の点を指してい
る。Ａ−Ｂは、５ｎｍのＳｉ層であり、Ｂ−Ｃは、３０
％Ｇｅのピークに至る約７ｎｍのＳｉＧｅであり、Ｃ−
Ｄは、約１３ｎｍである。Ｄ−Ｅは、そのチャネルの下
の各種Ｓｉ層である。Ａ'−Ｂ'は、約５ｎｍのＳｉ層で
あり、Ｂ'−Ｃ'は２５％Ｇｅの均一なプロファイルをも
ったＳｉＧｅ層であり、Ｃ'−Ｄ'は、各種のＳｉ層であ
る。図４（ｂ）と図５（ｂ）は、それら本発明と従来技
術のそれぞれの構造について、その深さの関数として移
動度を示している。また、図４（ｃ）と図５（ｃ）は、
上記２つの場合の各々について、それら素子が低いゲー
ト・バイアスにより“オン”の状態にあるときの、その
キャリアの位置を示したものである。図４（ｃ）のプロ
ファイルのその形状のため、最大のキャリアの密度は、
だいたい点Ｃのところにあり、そして点Ｂと点Ｄとの間
で高移動度のＧｅチャネル内にトラップされたままとな
っている。これは、単一のガスとなっており、図５
（ｃ）の場合とは明白な違いがある。まず初めに、図５
（ｃ）の対称形の場合においては、２つのガスが形成さ
れており、その一方はＢ'を中心とし、他方はＣ'を中心
としている。これは、その各ガス中のキャリアの内の大
きな割合のキャリアが、高移動度の領域の外側にあるこ
とを意味している。Ｂ'におけるガスについては、大き
な割合のものがＡ'とＢ'の間の領域、即ち低移動度の領
域にある。また、Ｃ'におけるガスについても、Ｃ'−
Ｄ'領域、即ち同じく低移動度の領域に、そのガスの大
きな割合部分がある。このことは、移動度とキャリア密
度との積のような良さの指数について考察すれば、明白
である。その積は、素子がスイッチできる最終的な電流
に比例するものであって、図４（ｄ）と図５（ｄ）とに
示してある。図４（ｄ）において（図４（ｂ）の移動度
に図４（ｃ）の密度を乗じた積）は、キャリア密度が高
い処ではどこでも移動度が高く、相互コンダクタンスは
大きくなっている。従って、発生するキャリアは全て、
移動性の高いものとなる。一方、図５（ｄ）において
は、移動度（図５（ｂ））と密度（図５（ｃ））の積は
低く、図５（ｃ）に示したキャリアの多くは低移動度領
域にあり、従って総合の導電率に対する貢献はより小さ
くなっている。
【００１６】次に、別の２つの傾斜用プロファイルの例
について、図６（ａ）と図７（ａ）に示す。図６（ａ）
の傾斜用プロファイルは、ＡのところのＳｉ／ＳｉＧｅ
界面において始まり、そしてこの界面から２.５ｎｍの
距離のところのＢの３０％Ｇｅまで０％Ｇｅから傾斜上
昇する。そして、そのＧｅ含有量は、１５ｎｍ厚の間傾
斜降下してＣの１５％に至り、そして更に傾斜降下して
ＳｉＧｅ／Ｓｉ界面であるＤにおいて０％になる。ま
た、図７（ａ）の傾斜用プロファイルにおいては、Ｇｅ
百分率は、Ａにおける０％から、Ｓｉ／ＳｉＧｅ界面で
あるＢの１５％にまで急激に立ち上がる。次に、このプ
ロファイルは、７ｎｍ厚の間Ｃの３０％にまで傾斜上昇
し、そして１３ｎｍ厚の間Ｄの１５％にまで傾斜降下す
る。そして次に、このプロファイルは、ＳｉＧｅ／Ｓｉ
界面におあるＥの０％にまで急激に下落する。上記の図
６（ａ）の例においては、容量は高くなり、また移動度
は、増すが、正孔のある割合のものがシリコン中にこぼ
れるので最大になることはない。図７（ａ）の傾斜形プ
ロファイルにおいては、シリコン中にこぼれる正孔はな
いので、キャリア移動度は最大となるが、容量は最大と
はならない。ゲルマニウムのピーク百分率のその特定の
場所、従ってその電荷キャリアの場所は、所望の素子特
性に依存することになる。
【００１７】上記のチャネル中の電荷キャリアの位置制
御は、図６（ｂ）と図７（ｂ）に示す。これら図６
（ｂ）と図７（ｂ）のバンド図は、それぞれ図６（ａ）
と図７（ａ）のゲルマニウム傾斜をもつ素子に対応した
ものである。これらのバンド図は、−１.０ボルトのゲ
ート電圧に関するものである。このバンド図に重ねて示
した正孔密度は、キャリアの最大濃度の位置がそれぞれ
図６（ａ）、図７（ａ）に示したゲルマニウムの最大百
分率の位置と一致する、ということを示している。その
平均Ｇｅ濃度が高くなると、ＳｉＧｅチャネル中の移動
性キャリアの、寄生表面及び基板チャネルの双方におけ
る移動性キャリアに対する比率は、図６（ｂ）、図７
（ｂ）に示すように高くなる。
【００１８】次に、図８を参照する。これには、本発明
による、変調ドープ式のｎ＋ポリシリコン・ゲートで傾
斜形ＳｉＧｅチャネルのＭＩＳＦＥＴ１０を示してあ
る。この図８に示した通り、シリコン基板１２を設け、
そしてシリコンの狭い本来の位置にドープした層１４を
成長させる。ｐ−チャネルＭＯＳＦＥＴについては、ボ
ロン・ドーピングを用いる。ドーパントのその総集積ド
ーズにより、素子のしきい値電圧が決まる。もしこの層
１４を、低温エピタキシーを使用して本来の位置に堆積
させそしてドープする場合、その集積ドーズは、非常に
正確に制御することができる。この層１４の代表的な厚
さは、ドーピング濃度５×１０18ｃｍ-3において約２〜
５ｎｍである。次に、狭くて無ドープのシリコン・スペ
ーサ１６を、ドープ層１４の上に、代表的には約２ｎｍ
の厚さまで成長させる。この無ドープのスペーサは、イ
オン化したアクセプタをＳｉＧｅチャネル中を流れる２
Ｄ正孔ガスから物理的に分離する。もしそれよりも厚い
スペーサを使用すると、好ましくない寄生基板チャネル
を生ずることがある。
【００１９】この素子のそれらの層は、超高真空の化学
気相堆積法のような低温エピタキシー・プロセスによ
り、あるいは分子ビーム・エピタキシーにより成長させ
るようにすることができる。
【００２０】次に、無ドープのＳｉＧｅチャネル層１８
を、スペーサ層１６の上に成長させる。このＳｉＧｅチ
ャネル層は、相互コンダクタンスを最大にするように選
択したある傾斜形プロファイルにて成長させる。この層
１８は、ある適切な厚さ、即ち擬似形態的な単結晶構造
を維持するのに充分な程薄く成長させるようにし、従っ
てその厚さは１０〜５０ｎｍの範囲とすることができ
る。
【００２１】次に、シリコン・キャップ層２０を、代表
的には厚さ２〜５ｎｍで、ＳｉＧｅチャネル層１８上に
堆積させる。次に、ゲート絶縁体層２２（代表的には、
二酸化シリコンのもの）を、そのシリコン・キャップ層
２０の上に形成し、そして次に、ゲート電極層２４（代
表的にはポリシリコン層である）を、そのゲート絶縁体
層２２上に形成する。それら層２２と２４は、周知のリ
ソグラフィ式のマスキング及びエッチング法によりパタ
ーン形成する。ソース領域２６とドレイン領域２８は、
インプランテーションまたは外方拡散により形成するよ
うにし、そしてボロンで重くドープする。そして、接点
３０、３２、３４をソース、ドレイン、ゲートの各領域
上に形成し、これにより本素子は完成する。層２２の代
表的な厚さは、３〜１０ｎｍであり、層２４は、５０〜
２００ｎｍである。
【００２２】シリコン−ゲルマニウム合金層１８のゲル
マニウムの百分率は、そのチャネル層内で単一ピーク百
分率のレベルにまで傾斜させる。このチャネル層内のキ
ャリアの場所は、そのピーク百分率レベルと一致するこ
とになる。これにより、ＳｉＧｅチャネル層１８は、相
互コンダクタンスを最大限にするように設計したあるＧ
ｅプロファイルにて、形成してある。このＧｅプロファ
イルによって、組込式の電界が生じ、これはチャネル内
の所望の位置にそれらのキャリアを位置付けする。ま
た、そのＧｅ百分率は、ピークで約５０％またはそれ以
下である。代表的には、その百分率は、１０〜５０％の
間の範囲にある。好ましくは、Ｇｅの最大百分率レベル
は、約３０％となる。
【００２３】上記チャネルの底部及び頂部においては、
大きな価電子帯の不連続が望ましいが、これは、ＳｉＧ
ｅチャネル中に移動性キャリアを全て閉じこめ、その
上、絶縁体／Ｓｉ界面か、あるいはＳｉＧｅチャネルの
下のシリコン中の重ドープ領域中かのいずれかの寄生チ
ャネル内のキャリアの流れを抑制するためである。これ
により、ゲート２４上の負の電圧が成立させる電界は、
ＳｉＧｅ層１８とＳｉ層２０との間の界面１９に、多量
の正のキャリアを引き付ける。この正のキャリア即ち正
孔の濃度は、２次元形態を取る。２つの結晶層のそのひ
ずんだ界面においては、その界面の正の電荷キャリア
は、高い移動度を有し、そしてソース２６とドレイン２
８の間で実質上２次元の方向に移動する。２次元の正孔
ガスが上記の界面１９に形成されたとき、それはゲート
に可能な限り近いので、この素子の容量は最大となる。
しかし、キャリアの移動度は、この界面では減少する
が、その理由は、多量の正孔が、低移動度のシリコン中
にこぼれるからである。従って、界面１９から離れた位
置に２次元の正孔ガスを位置付けすることが、相互コン
ダクタンスを最大にするためには望ましい。そのような
結果は、ゲルマニウムのピーク百分率を界面１９から離
して位置付けすることにより得られる。
【００２４】さらに、図８の例示的実施例に示したよう
に、ＭＯＳＦＥＴのチャネル領域を変調ドーピングする
ことにより、それらキャリアをイオン化した原子から物
理的に分離し、これによりイオン化不純物の分散が無視
できる状態で高キャリア濃度を可能にし、これによっ
て、均一ドープ式ＳｉＧｅのＭＯＳＦＥＴと比べて高い
移動度を可能にする。その上、ドーパントを、ＭＯＤＦ
ＥＴおよびＢＩＣＦＥＴの両方の場合のようにＳｉＧｅ
チャネルの上にではなく、その下に配置することによ
り、素子の製作中にＳｉキャップ層を薄くすることが総
集積ドーピングに影響を及ぼさないため、そのプロセス
感度は大いに向上する。均一ドープ式ＳｉＧｅのＭＯＳ
ＦＥＴに優る１つの利点は、ＭＯＤＭＯＳにおいては、
その寄生表面チャネルが、そのシリコン・キャップの厚
さ、従ってプロセス変動にそれ程厳しく依存しなくなる
ことである。最後に、そのＭＯＤＭＯＳでは、均一ドー
プ式ＳｉＧｅ ＭＯＳＦＥＴに比べて、ＳｉＧｅチャネ
ル中のキャリアの、表面と基板の寄生チャネルの双方の
中のキャリアに対する比率を最大限にすることができ
る。
【００２５】無ドープＳｉＧｅチャネルに向かうドーピ
ング種の拡散を少なくするため処理温度を最小限にする
には、低温酸化物のような堆積形絶縁物をゲートに対し
使用するのが好ましい。その正しいしきい値電圧は、ゲ
ート材料としてｎ＋ポリシリコンを使用することにより
得られる（ｐ＋ポリシリコンでは、ディプレッション・
モードの素子になる）。
【００２６】図９の（ａ）と（ｂ）とは、種々の素子デ
ータを示すものであり、これらデータは、同じＧｅプロ
ファイルで、均一ドープ式ＳｉＧｅのＭＯＳＦＥＴと比
較して、本発明の変調ドープ式傾斜形ＳｉＧｅチャネル
ＭＯＳＦＥＴから得たものである。この図９の（ａ）と
（ｂ）は、ＳｉＧｅチャネルの電荷と寄生表面チャネル
及び寄生基板チャネルの電荷との比率が、均一ドープ式
ｐ＋ポリシリコン・ゲートＳｉＧｅ ＭＯＳＦＥＴとｐ
−ＭＯＤＭＯＳとのそれぞれに対して、Ｓｉキャップの
厚さに依存している、ということを示している。その均
一ドープ式ＳｉＧｅ ＭＯＳＦＥＴは、Ｇｅ含有量が１
０％、２０％、３０％、４０％の平坦なＧｅプロファイ
ルを有している。また、そのＭＯＤＭＯＳは、ピーク百
分率が２０％、３０％、４０％、５０％のプロファイル
であって、しかもそのＧｅ％がチャネルの頂部と底部と
の間で２０％下降した傾斜形Ｇｅプロファイルを有して
いる。この図９の（ａ）と（ｂ）とを比較すると、ＭＯ
ＤＭＯＳでは、シリコン・キャップの厚さの変動に対す
る感度は、かなり低くなっている。
【００２７】先に述べたように、本発明の傾斜形合金チ
ャネルは、他のＦＥＴ形態においても実施することがで
きる。例えば、図８のＭＯＤＭＯＳにおいて、変調ドー
ピングをチャネルの上方で設けることができ、これは、
ｐ型ドーパントでシリコン・キャップ層２０を約２ｎｍ
の間約５×１０18ｃｍ-3に重くドープし、そしてまた、
このドープした層とチャネルとの間にシリコン・スペー
サ層を設けることにより行える。この実施例では、層１
４はない。
【００２８】あるＭＯＳＦＥＴは、ｐ＋ポリシリコン・
ゲートを設け、そして残りの全ての層を無ドープで、あ
るいはこの代わりとして、残りの全ての層を均一に代表
的には２×１０17ｃｍ-3までｎドープして設けることに
より、実現できる。
【００２９】別のＭＯＳＦＥＴ実施例は、ｎ型ドーピン
グをシリコン・キャップ層２０中に（このキャップをチ
ャネルから分離するシリコン・スペーサを備えて）設け
るか、あるいはそのｎ型ドーピングを層１４中に設けら
れるかして、実現できる。これら実施例の両者におい
て、ｐ＋ゲートを設ける。
【００３０】以上、本発明について、その例示的なまた
好ましい実施例で詳細に図示し説明したが、当業者には
理解されるように、形状と細部における上述した変更並
びにその他の変更を、特許請求の範囲の記載によっての
み限定されるべき本発明の精神及び範囲から外れずに、
行うことができる。
【図面の簡単な説明】
【図１】従来技術のシリコン−ゲルマニウム・チャネル
層の平らな対称形のゲルマニウム含有量プロファイルを
示す図。
【図２】本発明によるシリコン−ゲルマニウム・チャネ
ル層の傾斜形のゲルマニウム含有量プロファイルの一例
を示す図。
【図３】図１と図２とに示したプロファイルを有する素
子の、チャネル電荷 対 ゲート電圧の曲線を比較して示
す図。
【図４】（ａ）〜（ｄ）は、本発明による傾斜形ＳｉＧ
ｅチャネル層の場合のＧｅ含有量プロファイル、キャリ
ア移動度、キャリア密度、相互コンダクタンスをそれぞ
れ示す図。
【図５】（ａ）〜（ｄ）は、従来技術の平らなＧｅプロ
ファイルのチャネル層の場合のＧｅ含有量プロファイ
ル、キャリア移動度、キャリア密度、相互コンダクタン
スをそれぞれ示す図。
【図６】（ａ）は、本発明によるシリコン−ゲルマニウ
ム・チャネル層の２つの別のゲルマニウム含有量プロフ
ァイルの内の一方を示し、（ｂ）は、チャネル層が
（ａ）に示したゲルマニウム含有量傾斜プロファイルを
有した、本発明の素子の正孔密度プロファイルも示した
エネルギー・バンド図である。
【図７】（ａ）は、本発明によるシリコン−ゲルマニウ
ム・チャネル層の２つの別のゲルマニウム含有量プロフ
ァイルの内の他方を示し、（ｂ）は、チャネル層が
（ａ）に示したゲルマニウム含有量傾斜プロファイルを
有した、本発明の素子の正孔密度プロファイルも示した
エネルギー・バンド図である。
【図８】本発明のＭＯＤＭＯＳの横断面図である。
【図９】（ａ）と（ｂ）は、従来技術のＳｉＧｅ ＭＯ
ＳＦＥＴと本発明の傾斜形チャネルＦＥＴとについての
ある素子データを比較して示す図。
【符号の説明】
１０：ＭＩＳＦＥＴ １２：シリコン基板 １４：ドープ層 １６：シリコン・スペーサ １８：シリコン−ゲルマニウム合金チャネル層 １９：界面 ２０：シリコン・キャップ層 ２２：ゲート絶縁体層 ２４：ゲート電極層 ２６：ソース領域 ２８：ドレイン領域 ３０，３２，３４：接点
フロントページの続き (72)発明者 バーナード・スティール・メイアーソン アメリカ合衆国10598、ニューヨーク州 ヨークタウン・ハイツ、カリフォルニア・ ロード 235番地 (72)発明者 ヨハネス・マリア・コルネリス・ストルク アメリカ合衆国10598、ニューヨーク州 ヨークタウン・ハイツ、スプリングハース ト・ストリート 2728番地 (72)発明者 ソフィー・ヴェルドンクト−ヴァンデブロ ーク アメリカ合衆国14456、ニューヨーク州 ジェニーバ、ノース・ストリート 72番地 (56)参考文献 特開 昭63−252478（ＪＰ，Ａ) 特開 平２−196436（ＪＰ，Ａ) 特開 平３−3366（ＪＰ，Ａ)

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 ＭＩＳＦＥＴであって、 イ） 第１の単結晶半導体材料の基板と、 ロ） 該基板の上に配置した、前記第１半導体材料と第
    ２の半導体材料との合金の擬似形態的なエピタキシャル
    ・チャネル層であって、前記合金は、その前記第２半導
    体材料の百分率を前記チャネル層内で単一のピーク百分
    率レベルまで傾斜させて、前記チャネル層内のキャリア
    の場所が前記ピーク百分率レベルのところと一致するよ
    うにした、前記の擬似形態的なエピタキシャル・チャネ
    ル層と、 ハ） 該チャネル層の上に配置した前記第１半導体材料
    のエピタキシャル・キャップ層と、 ニ） 該キャップ層の上に配置したゲート絶縁体層と、 ホ） 該ゲート絶縁体層の上に配置したゲート電極と、
    及び ヘ） 前記キャップ層及び前記チャネル層中でかつ前記
    ゲート電極の下にしかも該ゲート電極の互いに対向した
    側に形成した、１つの導電形式のソース領域及びドレイ
    ン領域と、 から成るＭＩＳＦＥＴ。
  2. 【請求項２】 請求項１記載のＭＩＳＦＥＴであって、
    前記合金中の前記第２半導体材料の前記単一ピーク百分
    率レベルは、１０％〜５０％の範囲にある、ＭＩＳＦＥ
    Ｔ。
  3. 【請求項３】 請求項２記載のＭＩＳＦＥＴであって、
    前記合金中の前記第２半導体材料の前記単一ピーク百分
    率レベルは、約３０％である、ＭＩＳＦＥＴ。
  4. 【請求項４】 請求項１記載のＭＩＳＦＥＴであって、
    前記単一ピーク百分率レベルは、前記チャネル層の互い
    に対向した第１及び第２の主表面の間にこれらから離間
    した所定の場所に位置させ、また該所定の場所は、前記
    チャネル層内の素子相互コンダクタンスを最適にするよ
    うに選択した、ＭＩＳＦＥＴ。
  5. 【請求項５】 請求項４記載のＭＩＳＦＥＴであって、
    前記所定の場所は、前記第１主表面に近く、しかも前記
    第１主表面は、前記チャネル層と前記キャップ層との界
    面に位置した、ＭＩＳＦＥＴ。
  6. 【請求項６】 請求項１記載のＭＩＳＦＥＴであって、
    前記第１単結晶半導体材料はシリコンである、ＭＩＳＦ
    ＥＴ。
  7. 【請求項７】 請求項６記載のＭＩＳＦＥＴであって、
    前記第２半導体材料はゲルマニウムである、ＭＩＳＦＥ
    Ｔ。
  8. 【請求項８】 請求項７記載のＭＩＳＦＥＴであって、
    前記合金中のゲルマニウムの前記単一ピーク百分率レベ
    ルは、１０％〜５０％の範囲内にある、ＭＩＳＦＥＴ。
  9. 【請求項９】 請求項１記載のＭＩＳＦＥＴであって、
    前記絶縁体層は酸化物である、ＭＩＳＦＥＴ。
  10. 【請求項１０】 請求項９記載のＭＩＳＦＥＴであっ
    て、前記酸化物は二酸化シリコンである、ＭＩＳＦＥ
    Ｔ。
  11. 【請求項１１】 請求項１記載のＭＩＳＦＥＴであっ
    て、さらに前記基板の上に配置した、前記１つの導電形
    式で重くドープした前記第１半導体材料のエピタキシャ
    ル層と、前記チャネル層と前記重くドープした層との間
    に配置した、前記第１半導体材料のエピタキシャル・ス
    ペーサ層と、を含むＭＩＳＦＥＴ。
  12. 【請求項１２】 変調ドープ形ＭＩＳＦＥＴであって、 イ） シリコン基板と、 ロ） 該基板上に配置した、Ｓｉ100-xＧｅxの合金のエ
    ピタキシャル・チャネル層であって、ｘは該合金中のＧ
    ｅの百分率を表し、該百分率ｘは、前記合金内で単一の
    ピークレベルへ傾斜させて、前記チャネル層内のキャリ
    アの場所が前記ピークレベルのところと一致するように
    した、前記のエピタキシャル・チャネル層と、 ハ） 該チャネル層上に配置したシリコンのエピタキシ
    ャル・キャップ層と、 ニ） 該キャップ層の上に配置した二酸化シリコンのゲ
    ート絶縁体層と、 ホ） 該ゲート絶縁体層の上に配置したゲート電極と、
    及び ヘ） 前記キャップ層及び前記チャネル層中でかつ前記
    ゲート電極の下にしかも該ゲート電極の互いに対向した
    側に形成した、１つの導電形式のソース領域及びドレイ
    ン領域と、から成る変調ドープ形ＭＩＳＦＥＴ。
  13. 【請求項１３】 請求項１２記載のＭＩＳＦＥＴであっ
    て、前記合金中の前記第２半導体材料の前記単一ピーク
    百分率レベルは、１０％〜５０％の範囲内にある、ＭＩ
    ＳＦＥＴ。
  14. 【請求項１４】 請求項１３記載のＭＩＳＦＥＴであっ
    て、前記合金中の前記第２半導体材料の前記単一ピーク
    百分率レベルは、約３０％である、ＭＩＳＦＥＴ。
  15. 【請求項１５】 請求項１２記載のＭＩＳＦＥＴであっ
    て、前記単一ピーク百分率レベルは、前記チャネル層の
    互いに対向した第１及び第２の主表面の間にこれらから
    離間した所定の場所に位置させ、また該所定の場所は、
    前記チャネル層内のキャリア相互コンダクタンスを最適
    にするように選択した、ＭＩＳＦＥＴ。
  16. 【請求項１６】 請求項１２記載のＭＩＳＦＥＴであっ
    て、さらに前記基板の上に配置した、前記１つの導電形
    式で重くドープした前記第１半導体材料のエピタキシャ
    ル層と、前記チャネル層と前記重くドープした層との間
    に配置した、前記第１半導体材料のエピタキシャル・ス
    ペーサ層と、を含むＭＩＳＦＥＴ。
  17. 【請求項１７】 変調ドープ形ＭＩＳＦＥＴを製造する
    製造方法であって、イ） 第１の単結晶半導体材料の基
    板の上に、前記第１半導体材料と第２の半導体材料の合
    金の擬似形態的なエピタキシャル・チャネル層を形成す
    るステップであって、前記合金は、前記第２半導体材料
    の百分率を前記チャネル層内で単一のピーク百分率レベ
    ルへ傾斜させて形成して、前記チャネル層内のキャリア
    の場所が前記ピーク百分率レベルのところに一致するよ
    うにする、前記のステップと、 ロ） 前記チャネル層の上に、前記第１半導体材料のエ
    ピタキシャル・キャップ層を形成するステップと、 ハ） 前記キャップ層上にゲート絶縁体層を形成するス
    テップと、 ニ） 前記ゲート絶縁体層上にゲート電極を形成するス
    テップと、及び ホ） 前記キャップ層及び前記チャネル層中でかつ前記
    ゲート電極の下にしかも該ゲート電極の互いに対向する
    側に、１つの導電形式のソース領域及びドレイン領域を
    形成するステップと、 から成る製造方法。
  18. 【請求項１８】 請求項１７記載の方法であって、前記
    のチャネル層を形成するステップは、前記合金中の前記
    第２半導体材料の前記単一ピーク百分率レベルを１０％
    〜５０％の範囲内で形成するステップ、を含む方法。
  19. 【請求項１９】 請求項１８記載の方法であって、前記
    合金中の前記第２半導体材料の前記単一ピーク百分率レ
    ベルは、約３０％である、方法。
  20. 【請求項２０】 請求項１７記載の方法であって、前記
    単一ピーク百分率レベルは、前記チャネル層の互いに対
    向した第１及び第２の主表面の間でこれらから離間した
    所定の場所に位置させ、また該所定の場所は、前記チャ
    ネル層内のキャリア相互コンダクタンスを最適にするよ
    うに選択した、方法。
  21. 【請求項２１】 請求項１７記載の方法であって、前記
    合金は、ＧｅＳｉであって、前記合金中のゲルマニウム
    の前記単一ピーク百分率レベルが１０％〜５０％の範囲
    内にある、方法。
  22. 【請求項２２】 請求項２１記載の方法であって、前記
    絶縁体層は二酸化シリコンである、方法。
  23. 【請求項２３】 請求項１７記載の方法であって、さら
    に前記基板の上に、前記１つの導電形式で重くドープし
    た前記第１半導体材料のエピタキシャル層を形成するス
    テップと、前記チャネル層と前記重くドープした層との
    間に、前記第１半導体材料のエピタキシャル・スペーサ
    層を形成するステップと、を含む方法。
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