JPH0785547B2 - フレーム変換器 - Google Patents
フレーム変換器Info
- Publication number
- JPH0785547B2 JPH0785547B2 JP63170073A JP17007388A JPH0785547B2 JP H0785547 B2 JPH0785547 B2 JP H0785547B2 JP 63170073 A JP63170073 A JP 63170073A JP 17007388 A JP17007388 A JP 17007388A JP H0785547 B2 JPH0785547 B2 JP H0785547B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- read
- control
- input
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 47
- 238000006243 chemical reaction Methods 0.000 claims description 25
- 230000009977 dual effect Effects 0.000 claims description 20
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1635—Format conversion, e.g. CEPT/US
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル通信分野において使用されるフレー
ム変換器に関し、特に、入力端子と出力端子を独立分離
して有し、書き込み制御と読み出し制御を同時に行うこ
とができるランダムアクセスメモリを用いて、通信デー
タ信号列のフレーム変換を行うフレーム変換器に関す
る。
ム変換器に関し、特に、入力端子と出力端子を独立分離
して有し、書き込み制御と読み出し制御を同時に行うこ
とができるランダムアクセスメモリを用いて、通信デー
タ信号列のフレーム変換を行うフレーム変換器に関す
る。
（従来の技術） 従来、ディジタル通信分野において使用されているフレ
ーム変換器においては、入力端子と出力端子が共通であ
りデータ信号の書き込みと読み出しを時分割で行うラン
ダムアクセスメモリ（以下、シングルポートRAMと記述
する）を用いて通信データ信号列のフレーム変換を行っ
ている。
ーム変換器においては、入力端子と出力端子が共通であ
りデータ信号の書き込みと読み出しを時分割で行うラン
ダムアクセスメモリ（以下、シングルポートRAMと記述
する）を用いて通信データ信号列のフレーム変換を行っ
ている。
シングルポートRAMはデータ信号の書き込みと読み出し
を同時に行うことができないため、２つのシングルポー
トRAMを用いて、一方のシングルポートRAMにデータ信号
を書き込んでいる時に他方のシングルポートRAMからデ
ータ信号を読み出すように交互に書き込み制御と読み出
し制御を行うことによって通信データ信号列のフレーム
変換を行っている。以下、フレーム変換器の従来例につ
いて図面を参照して説明する。
を同時に行うことができないため、２つのシングルポー
トRAMを用いて、一方のシングルポートRAMにデータ信号
を書き込んでいる時に他方のシングルポートRAMからデ
ータ信号を読み出すように交互に書き込み制御と読み出
し制御を行うことによって通信データ信号列のフレーム
変換を行っている。以下、フレーム変換器の従来例につ
いて図面を参照して説明する。
第３図は従来のフレーム変換器の構成図であり、１−１
および１−２はシングルポートRAM、２−１および２−
２はバッファ回路、３は選択回路、４−１および４−２
は切替回路、５は書き込みアドレス信号発生回路、６は
読み出しアドレス信号発生回路、７は制御回路、８は反
転ゲート回路、９−１および９−２は入出力データバ
ス、101は入力信号列、102は出力信号列、103は基準信
号、104−１および104−２はアドレス信号、105は書き
込みアドレス信号、106は読み出しアドレス信号、107−
１および107−２は書き込み／読み出し制御信号、108は
制御信号（Ａ）、109は制御信号（Ｂ）である。
および１−２はシングルポートRAM、２−１および２−
２はバッファ回路、３は選択回路、４−１および４−２
は切替回路、５は書き込みアドレス信号発生回路、６は
読み出しアドレス信号発生回路、７は制御回路、８は反
転ゲート回路、９−１および９−２は入出力データバ
ス、101は入力信号列、102は出力信号列、103は基準信
号、104−１および104−２はアドレス信号、105は書き
込みアドレス信号、106は読み出しアドレス信号、107−
１および107−２は書き込み／読み出し制御信号、108は
制御信号（Ａ）、109は制御信号（Ｂ）である。
フレーム変換器へ入力された入力信号列101はバッファ
回路２−１および同２−２に入力される。
回路２−１および同２−２に入力される。
バッファ回路２−１の出力は入出力データバス９−１
に、バッファ回路２−２の出力は入出力データバス９−
２に接続されている。バッファ回路２−１は制御信号
（Ａ）108に基づいて入力信号列101を入出力データバス
９−１上に出力するか、または、出力を高インピーダン
ス状態にして入力信号列101を入出力データバス９−１
上に出力しないかのいずれかの動作をする。同様に、バ
ッファ回路２−２は制御信号（Ｂ）109に基づいて入力
信号列101を入出力データバス９−２上に出力するか、
または、出力しないかのいずれかの動作をする。制御信
号（Ｂ）109は反転ゲート回路８によって制御信号
（Ａ）108を反転して得られた信号であり、従って、バ
ッファ回路２−１が入力信号列101を入出力データバス
９−１上に出力している時はバッファ回路２−２は入力
信号列101入出力データバス９−２上に出力していな
い。
に、バッファ回路２−２の出力は入出力データバス９−
２に接続されている。バッファ回路２−１は制御信号
（Ａ）108に基づいて入力信号列101を入出力データバス
９−１上に出力するか、または、出力を高インピーダン
ス状態にして入力信号列101を入出力データバス９−１
上に出力しないかのいずれかの動作をする。同様に、バ
ッファ回路２−２は制御信号（Ｂ）109に基づいて入力
信号列101を入出力データバス９−２上に出力するか、
または、出力しないかのいずれかの動作をする。制御信
号（Ｂ）109は反転ゲート回路８によって制御信号
（Ａ）108を反転して得られた信号であり、従って、バ
ッファ回路２−１が入力信号列101を入出力データバス
９−１上に出力している時はバッファ回路２−２は入力
信号列101入出力データバス９−２上に出力していな
い。
逆に、バッファ回路２−１が入力信号列101を出力して
いない時はバッファ回路２−２が入力信号列101を出力
している。データバス９−１はシングルポートRAM1−１
の入出力共通端子（以下、I/O端子と記述する）と選択
回路３に接続され、データバス９−２はシングルポート
RAM1−２のI/O端子と選択回路３に接続されている。バ
ッファ回路２−１が入力信号列101を出力していて、バ
ッファ回路２−２が入力信号列101を出力していない状
態においては、シングルポートRAM1−１が書き込み状態
に、シングルポートRAM1−２が読み出し状態になるよう
に制御される。逆に、バッファ回路２−１が入力信号列
101を出力していないで、バッファ回路２−２が入力信
号列101を出力している状態においては、シングルポー
トRAM1−１が読み出し状態に、シングルポートRAM1−２
が書き込み状態になるように制御される。シングルポー
トRAM1−１は書き込み／読み出し制御信号107−１によ
って書き込み状態又は読み出し状態に制御され、シング
ルポートRAM1−２は書き込み／読み出し制御信号107−
２によって書き込み状態又は読み出し状態に制御され
る。書き込み／読み出し制御信号107−１が書き込みの
制御をしている時は、書き込み／読み出し制御信号107
−２は読み出しの制御をしている。逆に書き込み／読み
出し制御信号107−１が読み出しの制御をしている時
は、書き込み／読み出し制御信号107−２が書き込みの
制御をしている。シングルポートRAM1−１がバッファ回
路２−１の出力であるデータバス９−１上の入力信号列
101をI/O端子から書き込んでいて、シングルポートRAM1
−２が記録している信号をI/O端子からデータバス９−
２上に出力している時は、選択回路３は制御信号（Ａ）
108に基づいてデータバス９−２上の信号を選択して出
力信号列102を出力する。逆に、シングルポートRAM1−
１が記録している信号をI/O端子からデータバス９−１
上に出力している時は、選択回路３はデータバス９−１
上の信号を選択して出力信号列102を出力する。シング
ルポートRAM1−１（又は同１−２）へ与えられるアドレ
ス信号104−１（又は同104−２）は切替回路４−１（又
は同４−２）から出力される。切替回路４−１（又は同
４−２）は、制御信号（Ａ）108（又は制御信号（Ｂ）1
09）に基づいて、入力の書き込みアドレス信号105と読
み出しアドレス信号106とを切り替えてアドレス信号104
−１（又は同104−２）を出力する。書き込みアドレス
信号発生回路５と読み出しアドレス信号発生回路６は、
それぞれ、基準信号103に従って書き込みアドレス信号1
05と読み出しアドレス信号106を発生し出力する。ま
た、以上説明した書き込み状態と読み出し状態を制御す
る信号、すなわち制御信号（Ａ）108と書き込み／読み
出し制御信号107−１および同107−２は制御回路７で発
生され、制御信号（Ｂ）109は反転ゲート回路８によっ
て制御信号（Ａ）108を反転して得られる。制御回路７
は、基準信号103に基づいて、基準信号103の１周期毎に
制御状態が変わるように制御信号（Ａ）108と書き込み
／読み出し制御信号107−１および同107−２を発生す
る。
いない時はバッファ回路２−２が入力信号列101を出力
している。データバス９−１はシングルポートRAM1−１
の入出力共通端子（以下、I/O端子と記述する）と選択
回路３に接続され、データバス９−２はシングルポート
RAM1−２のI/O端子と選択回路３に接続されている。バ
ッファ回路２−１が入力信号列101を出力していて、バ
ッファ回路２−２が入力信号列101を出力していない状
態においては、シングルポートRAM1−１が書き込み状態
に、シングルポートRAM1−２が読み出し状態になるよう
に制御される。逆に、バッファ回路２−１が入力信号列
101を出力していないで、バッファ回路２−２が入力信
号列101を出力している状態においては、シングルポー
トRAM1−１が読み出し状態に、シングルポートRAM1−２
が書き込み状態になるように制御される。シングルポー
トRAM1−１は書き込み／読み出し制御信号107−１によ
って書き込み状態又は読み出し状態に制御され、シング
ルポートRAM1−２は書き込み／読み出し制御信号107−
２によって書き込み状態又は読み出し状態に制御され
る。書き込み／読み出し制御信号107−１が書き込みの
制御をしている時は、書き込み／読み出し制御信号107
−２は読み出しの制御をしている。逆に書き込み／読み
出し制御信号107−１が読み出しの制御をしている時
は、書き込み／読み出し制御信号107−２が書き込みの
制御をしている。シングルポートRAM1−１がバッファ回
路２−１の出力であるデータバス９−１上の入力信号列
101をI/O端子から書き込んでいて、シングルポートRAM1
−２が記録している信号をI/O端子からデータバス９−
２上に出力している時は、選択回路３は制御信号（Ａ）
108に基づいてデータバス９−２上の信号を選択して出
力信号列102を出力する。逆に、シングルポートRAM1−
１が記録している信号をI/O端子からデータバス９−１
上に出力している時は、選択回路３はデータバス９−１
上の信号を選択して出力信号列102を出力する。シング
ルポートRAM1−１（又は同１−２）へ与えられるアドレ
ス信号104−１（又は同104−２）は切替回路４−１（又
は同４−２）から出力される。切替回路４−１（又は同
４−２）は、制御信号（Ａ）108（又は制御信号（Ｂ）1
09）に基づいて、入力の書き込みアドレス信号105と読
み出しアドレス信号106とを切り替えてアドレス信号104
−１（又は同104−２）を出力する。書き込みアドレス
信号発生回路５と読み出しアドレス信号発生回路６は、
それぞれ、基準信号103に従って書き込みアドレス信号1
05と読み出しアドレス信号106を発生し出力する。ま
た、以上説明した書き込み状態と読み出し状態を制御す
る信号、すなわち制御信号（Ａ）108と書き込み／読み
出し制御信号107−１および同107−２は制御回路７で発
生され、制御信号（Ｂ）109は反転ゲート回路８によっ
て制御信号（Ａ）108を反転して得られる。制御回路７
は、基準信号103に基づいて、基準信号103の１周期毎に
制御状態が変わるように制御信号（Ａ）108と書き込み
／読み出し制御信号107−１および同107−２を発生す
る。
このようにして、２つのシングルポートRAM1−１および
同１−２を、基準信号103の１周期毎に、交互に書き込
み状態と読み出し状態とに制御して、入力信号列101を
フレーム変換して出力信号列102を得ている。例えば、
シングルポートRAM1−１が書き込み状態、シングルポー
トRAM1−２が読み出し状態にある周期においては、入力
信号列101はバッファ回路２−１からデータバス９−１
上に出力され、シングルポートRAM1−１に書き込まれ、
シングルポートRAM1−２から読み出されてデータバス９
−２上に出力された信号が選択回路３により出力信号列
102として出力される。この時、シングルポートRAM1−
１に与えられたアドレス信号104−１は、切替回路４−
１によって切替出力された書き込みアドレス信号105と
なっており、シングルポートRAM1−２に与えられたアド
レス信号104−２は、切替回路４−２によって切替出力
された読み出しアドレス信号106となっている。入力信
号列101がシングルポートRAM1−１のアドレス信号104−
１（すなわち、書き込みアドレス信号105）に従って順
次シングルポートRAM1−１のメモリセルに書き込まれる
一方、シングルポートRAM1−２のメモリセルからは、フ
レーム変換則に従った任意のアドレス信号104−２（す
なわち、読み出しアドレス信号106）によって基準信号1
03の１つ前の周期に書き込まれていた信号がフレーム変
換則の順番で読み出される。シングルポートRAM1−１に
書き込まれた入力信号列101は、基準信号103の次の周期
にシングルポートRAM1−１が読み出し状態に切り替えら
れて、フレーム変換則の順番で読み出される。以上のよ
うに、シングルポートRAMを２つ使用して、書き込み状
態と読み出し状態を交互に切り替えてフレーム変換を行
っていた。
同１−２を、基準信号103の１周期毎に、交互に書き込
み状態と読み出し状態とに制御して、入力信号列101を
フレーム変換して出力信号列102を得ている。例えば、
シングルポートRAM1−１が書き込み状態、シングルポー
トRAM1−２が読み出し状態にある周期においては、入力
信号列101はバッファ回路２−１からデータバス９−１
上に出力され、シングルポートRAM1−１に書き込まれ、
シングルポートRAM1−２から読み出されてデータバス９
−２上に出力された信号が選択回路３により出力信号列
102として出力される。この時、シングルポートRAM1−
１に与えられたアドレス信号104−１は、切替回路４−
１によって切替出力された書き込みアドレス信号105と
なっており、シングルポートRAM1−２に与えられたアド
レス信号104−２は、切替回路４−２によって切替出力
された読み出しアドレス信号106となっている。入力信
号列101がシングルポートRAM1−１のアドレス信号104−
１（すなわち、書き込みアドレス信号105）に従って順
次シングルポートRAM1−１のメモリセルに書き込まれる
一方、シングルポートRAM1−２のメモリセルからは、フ
レーム変換則に従った任意のアドレス信号104−２（す
なわち、読み出しアドレス信号106）によって基準信号1
03の１つ前の周期に書き込まれていた信号がフレーム変
換則の順番で読み出される。シングルポートRAM1−１に
書き込まれた入力信号列101は、基準信号103の次の周期
にシングルポートRAM1−１が読み出し状態に切り替えら
れて、フレーム変換則の順番で読み出される。以上のよ
うに、シングルポートRAMを２つ使用して、書き込み状
態と読み出し状態を交互に切り替えてフレーム変換を行
っていた。
（発明が解決しようとする課題） しかしながら、上述した従来のフレーム変換器において
は、１つのシングルポートRAMに対して時分割で書き込
み制御と読み出し制御を交互に行う必要があるため、一
方のRAMからフレーム変換則に従って記録されている信
号を読み出して出力信号列を得ている周期では、他方の
シングルポートRAMに入力信号列を書き込み記録してい
なければならない。従って、２つのシングルポートRAM
を必要とするとともに、かつまた、２つのシングルポー
トRAMの入出力を制御するためにバッファ回路および選
択回路を必要とし、書き込みと読み出しのアドレスを切
替制御するために切替回路を必要とし、さらに、制御回
路を必要とした。このため、フレーム変換器の回路構成
が複雑になるという問題点がある。
は、１つのシングルポートRAMに対して時分割で書き込
み制御と読み出し制御を交互に行う必要があるため、一
方のRAMからフレーム変換則に従って記録されている信
号を読み出して出力信号列を得ている周期では、他方の
シングルポートRAMに入力信号列を書き込み記録してい
なければならない。従って、２つのシングルポートRAM
を必要とするとともに、かつまた、２つのシングルポー
トRAMの入出力を制御するためにバッファ回路および選
択回路を必要とし、書き込みと読み出しのアドレスを切
替制御するために切替回路を必要とし、さらに、制御回
路を必要とした。このため、フレーム変換器の回路構成
が複雑になるという問題点がある。
本発明の目的は、上記従来の技術の問題点を解決するた
め、入力端子と出力端子を独立して別々に有して書き込
みアドレス制御と読み出しアドレス制御を同時に行うこ
とが可能なランダムアクセスメモリ（以下、デュアルポ
ートRAMと記述する）を使用することにより、１つのRAM
の使用ですみ、かつまたバッファ回路や選択回路のよう
なRAMへの入出力制御のための回路および書き込みと読
み出しのアドレスを切替制御するための回路を必要とし
ないで、簡単な回路構成でフレーム変換を行うことがで
きるフレーム変換器を提供することである。
め、入力端子と出力端子を独立して別々に有して書き込
みアドレス制御と読み出しアドレス制御を同時に行うこ
とが可能なランダムアクセスメモリ（以下、デュアルポ
ートRAMと記述する）を使用することにより、１つのRAM
の使用ですみ、かつまたバッファ回路や選択回路のよう
なRAMへの入出力制御のための回路および書き込みと読
み出しのアドレスを切替制御するための回路を必要とし
ないで、簡単な回路構成でフレーム変換を行うことがで
きるフレーム変換器を提供することである。
（課題を解決するための手段） 本発明は、上記の目的を達成するために、次の手段構成
を有する。
を有する。
すなわち、本発明によるフレーム変換器は、入力端子と
出力端子を独立して別々に有し、入力信号列を書き込む
アドレス制御と出力信号列を読み出すアドレス制御が互
いに独立したアドレス制御として同時に行うことが可能
なデュアルポートRAMと； 前記ディジタル信号列が有
するフレーム周期のＮ倍（Ｎは２以上の自然数）の周期
を有する基準信号を入力として、該基準信号毎に前記デ
ュアルポートRAMに対して所定のフレーム変換則に従っ
た書き込み制御をするためのＮフレーム分の書き込みア
ドレス信号および書き込み制御信号を出力する書き込み
制御回路と； 前記基準信号を入力として、該基準信号
毎に前記デュアルポートRAMに対して所定のフレーム変
換則に従った読み出し制御をするためのＮフレーム分の
読み出しアドレス信号および読み出し制御信号を出力す
る読み出し制御回路と； を具備することを特徴とする
ものである。
出力端子を独立して別々に有し、入力信号列を書き込む
アドレス制御と出力信号列を読み出すアドレス制御が互
いに独立したアドレス制御として同時に行うことが可能
なデュアルポートRAMと； 前記ディジタル信号列が有
するフレーム周期のＮ倍（Ｎは２以上の自然数）の周期
を有する基準信号を入力として、該基準信号毎に前記デ
ュアルポートRAMに対して所定のフレーム変換則に従っ
た書き込み制御をするためのＮフレーム分の書き込みア
ドレス信号および書き込み制御信号を出力する書き込み
制御回路と； 前記基準信号を入力として、該基準信号
毎に前記デュアルポートRAMに対して所定のフレーム変
換則に従った読み出し制御をするためのＮフレーム分の
読み出しアドレス信号および読み出し制御信号を出力す
る読み出し制御回路と； を具備することを特徴とする
ものである。
（作 用） 以下、上記手段構成を有する本発明のフレーム変換器の
作用を説明する。
作用を説明する。
フレーム変換器に入力された所定のフレーム構成を持っ
たディジタル信号列は、デュアルポートRAMの入力端子
に接続される。デュアルポートRAMは、入力端子と出力
端子を独立して別々に有しており、入力信号列を書き込
むアドレス制御と出力信号列を読み出すアドレス制御が
互いに独立したアドレス制御として同時に行うことが可
能なRAMである。入力端子に接続されたディジタル信号
列は、書き込み制御回路から出力されてデュアルポート
RAMに入力された書き込みアドレス信号および書き込み
制御信号による書き込み制御に従って、デュアルポート
RAMの所定のアドレスのメモリセルに書き込まれ記録さ
れる。
たディジタル信号列は、デュアルポートRAMの入力端子
に接続される。デュアルポートRAMは、入力端子と出力
端子を独立して別々に有しており、入力信号列を書き込
むアドレス制御と出力信号列を読み出すアドレス制御が
互いに独立したアドレス制御として同時に行うことが可
能なRAMである。入力端子に接続されたディジタル信号
列は、書き込み制御回路から出力されてデュアルポート
RAMに入力された書き込みアドレス信号および書き込み
制御信号による書き込み制御に従って、デュアルポート
RAMの所定のアドレスのメモリセルに書き込まれ記録さ
れる。
ここで書き込み制御信号とは、デュアルポートRAMの書
き込み制御入力端子へ加えられる信号であり、デュアル
ポートRAMへの書き込みを可能の状態（Enable状態）に
したり、書き込みを不可の状態（Disenable状態）にし
たりする制御信号であり、一般のシングルポートメモリ
の制御入力端子（Enable Pin）へ加える書き込み・読み
出し可信号や書き込み・読み出し不可信号と同様の制御
信号である。
き込み制御入力端子へ加えられる信号であり、デュアル
ポートRAMへの書き込みを可能の状態（Enable状態）に
したり、書き込みを不可の状態（Disenable状態）にし
たりする制御信号であり、一般のシングルポートメモリ
の制御入力端子（Enable Pin）へ加える書き込み・読み
出し可信号や書き込み・読み出し不可信号と同様の制御
信号である。
読み出し制御信号も同じくデュアルポートRAMの読み出
し制御入力端子へ加えられ読み出し可にしたり読み出し
不可にしたりする制御信号である。
し制御入力端子へ加えられ読み出し可にしたり読み出し
不可にしたりする制御信号である。
書き込み制御回路は、ディジタル信号列が有するフレー
ム周期のＮ倍（Ｎは２以上の自然数）の周期を有する基
準信号を入力として、該基準信号毎に，ディジタル信号
列をデュアルポートRAMの所定のアドレスのメモリセル
に書き込み制御を行うためのＮフレーム分の書き込みア
ドレス信号と書き込み制御信号を出力する。所定のアド
レスのメモリセルに書き込み制御は、所定のフレーム変
換則に従った順番のアドレス指定によってディジタル信
号列を書き込み記録するように行われる。デュアルポー
トRAMは書き込み動作と同時に読み出し動作も行ってい
る。読み出し制御回路から出力されてデュアルポートRA
Mに入力された読み出しアドレス信号および読み出し制
御信号による読み出し制御に従って、デュアルポートRA
Mの所定のアドレスのメモリセルから記録されているデ
ィジタル信号列が読み出され出力端子から出力される。
読み出し制御回路は、基準信号を入力として、該基準信
号毎に記録されているディジタル信号列をデュアルポー
トRAMの所定のアドレスのメモリセルから読み出す制御
を行うためのＮフレーム分の読み出しアドレス信号と読
み出し制御信号を出力する。
ム周期のＮ倍（Ｎは２以上の自然数）の周期を有する基
準信号を入力として、該基準信号毎に，ディジタル信号
列をデュアルポートRAMの所定のアドレスのメモリセル
に書き込み制御を行うためのＮフレーム分の書き込みア
ドレス信号と書き込み制御信号を出力する。所定のアド
レスのメモリセルに書き込み制御は、所定のフレーム変
換則に従った順番のアドレス指定によってディジタル信
号列を書き込み記録するように行われる。デュアルポー
トRAMは書き込み動作と同時に読み出し動作も行ってい
る。読み出し制御回路から出力されてデュアルポートRA
Mに入力された読み出しアドレス信号および読み出し制
御信号による読み出し制御に従って、デュアルポートRA
Mの所定のアドレスのメモリセルから記録されているデ
ィジタル信号列が読み出され出力端子から出力される。
読み出し制御回路は、基準信号を入力として、該基準信
号毎に記録されているディジタル信号列をデュアルポー
トRAMの所定のアドレスのメモリセルから読み出す制御
を行うためのＮフレーム分の読み出しアドレス信号と読
み出し制御信号を出力する。
所定のアドレスのメモリセルから読み出す制御は、所定
のフレーム変換則に従った順番のアドレス指定によって
記録されているディジタル信号列を読み出すように行わ
れる。
のフレーム変換則に従った順番のアドレス指定によって
記録されているディジタル信号列を読み出すように行わ
れる。
以上のように、所定のフレーム変換則に従って、デュア
ルポートRAMの所定のアドレスのメモリセルにディジタ
ル信号列を書き込み制御を行うと同時に、所定のアドレ
スのメモリセルから記録されているディジタル信号列を
読み出す制御を行うことによって、容易にディジタル信
号列のフレーム変換が行われる。
ルポートRAMの所定のアドレスのメモリセルにディジタ
ル信号列を書き込み制御を行うと同時に、所定のアドレ
スのメモリセルから記録されているディジタル信号列を
読み出す制御を行うことによって、容易にディジタル信
号列のフレーム変換が行われる。
（実 施 例） 次に、本発明のフレーム変換器の一実施例について図面
を参照して説明する。
を参照して説明する。
第１図は本発明実施例のフレーム変換器の構成図であ
り、10はデュアルポートRAM、11は書き込み制御回路、1
2は読み出し制御回路、101は入力信号列、102は出力信
号列、103は基準信号、110は書き込みアドレス信号、11
1は書き込み制御信号、112は読み出しアドレス信号、11
3は読み出し制御信号である。
り、10はデュアルポートRAM、11は書き込み制御回路、1
2は読み出し制御回路、101は入力信号列、102は出力信
号列、103は基準信号、110は書き込みアドレス信号、11
1は書き込み制御信号、112は読み出しアドレス信号、11
3は読み出し制御信号である。
フレーム変換器へ入力された入力信号列101はデュアル
ポートRAM10の入力端子へ接続されている。デュアルポ
ートRAM10は、入力信号列101をメモリセルへ書き込む動
作を行うと同時に、記録されているディジタル信号をメ
モリセルから読み出し、入力端子と別に独立している出
力端子へ出力信号列102を出力する動作を行う。
ポートRAM10の入力端子へ接続されている。デュアルポ
ートRAM10は、入力信号列101をメモリセルへ書き込む動
作を行うと同時に、記録されているディジタル信号をメ
モリセルから読み出し、入力端子と別に独立している出
力端子へ出力信号列102を出力する動作を行う。
入力信号列101の書き込みについては、基準信号103毎に
書き込み制御回路11から出力される書き込みアドレス信
号110および書き込み制御信号111に基づく書き込み制御
によって行われるが、書き込みアドレス信号110によっ
て指定されたアドレスのメモリセルに入力信号列101が
順次書き込まれ、また、書き込み制御信号111によって
入力信号列101の中のフレーム変換すべき信号のみが書
き込まれる。
書き込み制御回路11から出力される書き込みアドレス信
号110および書き込み制御信号111に基づく書き込み制御
によって行われるが、書き込みアドレス信号110によっ
て指定されたアドレスのメモリセルに入力信号列101が
順次書き込まれ、また、書き込み制御信号111によって
入力信号列101の中のフレーム変換すべき信号のみが書
き込まれる。
出力信号列102の読み出しについては、基準信号103毎に
読み出し制御回路12から出力される読み出しアドレス信
号112および読み出し制御信号113に基づく読み出し制御
によって行われるが、読み出しアドレス信号112によっ
て所定のフレーム変換則を満たす順番でメモリセルのア
ドレスが指定されて所定の信号配列となった出力信号列
102が読み出され、また、読み出し制御信号113によって
読み出しすべき時間のみに出力信号列102が読み出され
る。
読み出し制御回路12から出力される読み出しアドレス信
号112および読み出し制御信号113に基づく読み出し制御
によって行われるが、読み出しアドレス信号112によっ
て所定のフレーム変換則を満たす順番でメモリセルのア
ドレスが指定されて所定の信号配列となった出力信号列
102が読み出され、また、読み出し制御信号113によって
読み出しすべき時間のみに出力信号列102が読み出され
る。
すなわち、書き込みアドレス信号110によって指定され
たアドレスのメモリセルに信号を書き込み記録し、その
同じメモリセルに対して、所定のフレーム変換則を満た
す順番の時間に読み出しアドレス信号112によってアド
レス指定して記録している信号を読み出しすれば、入力
信号列101と異なる所定のフレーム構成をもつ出力信号
列102を得ることができる。
たアドレスのメモリセルに信号を書き込み記録し、その
同じメモリセルに対して、所定のフレーム変換則を満た
す順番の時間に読み出しアドレス信号112によってアド
レス指定して記録している信号を読み出しすれば、入力
信号列101と異なる所定のフレーム構成をもつ出力信号
列102を得ることができる。
次に、デュアルポートRAM10の書き込み制御と読み出し
制御とのタイミング関係について、第２図を参照して説
明する。第２図は書き込み制御と読み出し制御のタイミ
ング図であり、103は基準信号、110′は書き込みアドレ
ス信号（MSB）、112′は読み出しアドレス信号（MSB）
である。ただし、MSB（Most Significant Bitの略）は
アドレス信号の中の最上位信号を示している。また、基
準信号103が入力信号列101のフレーム周期の２倍（Ｎ＝
２の場合）の周期を持つ信号である場合を例にして示し
ている。基準信号103に従って、書き込み制御回路11か
ら出力された書き込みアドレス信号110と読み出し制御
回路12から出力された読み出しアドレス信号112により
デュアルポートRAM10の書き込み／読み出し制御が行わ
れるが、第２図に示された基準信号103の第ｎ周期（ｎ
は自然数）において、書き込みアドレス信号（MSB）11
0′が論理レベル“0"の時に書き込まれた入力信号列101
は、読み出しアドレス信号（MSB）112′の論理レベル
“0"の時にフレーム変換則に従った順番で読み出され
る。同様に、第ｎ周期の書き込みアドレス信号（MSB）1
10′が論理レベル“1"の時に書き込まれた入力信号101
は第ｎ＋１周期の読み出しアドレス信号（MSB）112′の
論理レベル“1"の時にフレーム変換則に従った順番で読
み出される。以上のような動作によって、入力信号列10
1がフレーム変換されて出力信号列102が得られる。
制御とのタイミング関係について、第２図を参照して説
明する。第２図は書き込み制御と読み出し制御のタイミ
ング図であり、103は基準信号、110′は書き込みアドレ
ス信号（MSB）、112′は読み出しアドレス信号（MSB）
である。ただし、MSB（Most Significant Bitの略）は
アドレス信号の中の最上位信号を示している。また、基
準信号103が入力信号列101のフレーム周期の２倍（Ｎ＝
２の場合）の周期を持つ信号である場合を例にして示し
ている。基準信号103に従って、書き込み制御回路11か
ら出力された書き込みアドレス信号110と読み出し制御
回路12から出力された読み出しアドレス信号112により
デュアルポートRAM10の書き込み／読み出し制御が行わ
れるが、第２図に示された基準信号103の第ｎ周期（ｎ
は自然数）において、書き込みアドレス信号（MSB）11
0′が論理レベル“0"の時に書き込まれた入力信号列101
は、読み出しアドレス信号（MSB）112′の論理レベル
“0"の時にフレーム変換則に従った順番で読み出され
る。同様に、第ｎ周期の書き込みアドレス信号（MSB）1
10′が論理レベル“1"の時に書き込まれた入力信号101
は第ｎ＋１周期の読み出しアドレス信号（MSB）112′の
論理レベル“1"の時にフレーム変換則に従った順番で読
み出される。以上のような動作によって、入力信号列10
1がフレーム変換されて出力信号列102が得られる。
本発明の一実施例として、入力信号列の書き込みについ
ては順次書き込みの制御を行って、出力信号列の読み出
しについてはフレーム変換則に従った順番のアドレス指
定により読み出す場合を説明したが、書き込みについて
はフレーム変換則に従った順番のアドレス指定により入
力信号列を書き込み、読み出しについては順次読み出し
の制御を行う場合も可能であることは明らかである。
ては順次書き込みの制御を行って、出力信号列の読み出
しについてはフレーム変換則に従った順番のアドレス指
定により読み出す場合を説明したが、書き込みについて
はフレーム変換則に従った順番のアドレス指定により入
力信号列を書き込み、読み出しについては順次読み出し
の制御を行う場合も可能であることは明らかである。
また、書き込みと読み出しの両方について、フレーム変
換則に従った順番のアドレス指定によって入力信号列の
書き込みと出力信号列の読み出しを行って、所定のフレ
ーム変換を行うことが可能であることも明らかである。
換則に従った順番のアドレス指定によって入力信号列の
書き込みと出力信号列の読み出しを行って、所定のフレ
ーム変換を行うことが可能であることも明らかである。
（発明の効果） 以上説明したように、本発明のフレーム変換器において
は、１つのデュアルポートRAMに対して入力信号列の書
き込み制御と出力信号列の読み出し制御を同時に行うこ
とができる。従って、１つのRAMの使用ですみ、かつま
たRAMへの入出力制御のための回路および書き込みと読
み出しのアドレスを切替制御するための回路を必要とし
ない。その結果、簡単な回路構成でフレーム変換回路が
実現できるという効果があり、かつ信頼性が向上すると
いう効果がある。
は、１つのデュアルポートRAMに対して入力信号列の書
き込み制御と出力信号列の読み出し制御を同時に行うこ
とができる。従って、１つのRAMの使用ですみ、かつま
たRAMへの入出力制御のための回路および書き込みと読
み出しのアドレスを切替制御するための回路を必要とし
ない。その結果、簡単な回路構成でフレーム変換回路が
実現できるという効果があり、かつ信頼性が向上すると
いう効果がある。
第１図は本発明実施例のフレーム変換器の構成図、第２
図は書き込み制御と読み出し制御のタイミング図、第３
図は従来のフレーム変換器の構成図である。 １−1,1−２……シングルポートRAM、２−1,2−２……
バッファ回路、３……選択回路、４−1,4−２……切替
回路、５……書き込みアドレス信号発生回路、６……読
み出しアドレス信号発生回路、７……制御回路、８……
反転ゲート回路、９−1,9−２……入出力データバス、1
0……デュアルポートRAM、11……書き込み制御回路、12
……読み出し制御回路、101……入力信号列、102……出
力信号列、103……基準信号、104−1,104−２……アド
レス信号、105……書き込みアドレス信号、106……読み
出しアドレス信号、107−1,107−２……書き込み／読み
出し制御信号、108……制御信号（Ａ）、109……制御信
号（Ｂ）、110……書き込みアドレス信号、110′……書
き込みアドレス信号（MSB）、111……書き込み制御信
号、112……読み出しアドレス信号、112′……読み出し
アドレス信号（MSB）、113……読み出し制御信号。
図は書き込み制御と読み出し制御のタイミング図、第３
図は従来のフレーム変換器の構成図である。 １−1,1−２……シングルポートRAM、２−1,2−２……
バッファ回路、３……選択回路、４−1,4−２……切替
回路、５……書き込みアドレス信号発生回路、６……読
み出しアドレス信号発生回路、７……制御回路、８……
反転ゲート回路、９−1,9−２……入出力データバス、1
0……デュアルポートRAM、11……書き込み制御回路、12
……読み出し制御回路、101……入力信号列、102……出
力信号列、103……基準信号、104−1,104−２……アド
レス信号、105……書き込みアドレス信号、106……読み
出しアドレス信号、107−1,107−２……書き込み／読み
出し制御信号、108……制御信号（Ａ）、109……制御信
号（Ｂ）、110……書き込みアドレス信号、110′……書
き込みアドレス信号（MSB）、111……書き込み制御信
号、112……読み出しアドレス信号、112′……読み出し
アドレス信号（MSB）、113……読み出し制御信号。
Claims (1)
- 【請求項１】ディジタル信号列のフレーム構成を変換す
るフレーム変換器において、入力端子と出力端子を独立
して別々に有し、入力信号列を書き込むアドレス制御と
出力信号列を読み出すアドレス制御が互いに独立したア
ドレス制御として同時に行うことが可能なデュアルポー
トRAMと； 前記ディジタル信号列が有するフレーム周
期のＮ倍（Ｎは２以上の自然数）の周期を有する基準信
号を入力として、該基準信号毎に前記デュアルポートRA
Mに対して所定のフレーム変換則に従った書き込み制御
をするためのＮフレーム分の書き込みアドレス信号およ
び書き込み制御信号を出力する書き込み制御回路と；
前記基準信号を入力として、該基準信号毎に前記デュア
ルポートRAMに対して所定のフレーム変換則に従った読
み出し制御をするためのＮフレーム分の読み出しアドレ
ス信号および読み出し制御信号を出力する読み出し制御
回路と； を具備することを特徴とするフレーム変換
器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170073A JPH0785547B2 (ja) | 1988-07-08 | 1988-07-08 | フレーム変換器 |
| US07/376,368 US5130979A (en) | 1988-07-08 | 1989-07-06 | Frame converter using a dual-port random access memory |
| GB8915609A GB2221368B (en) | 1988-07-08 | 1989-07-07 | Frame converter using a dual-port random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170073A JPH0785547B2 (ja) | 1988-07-08 | 1988-07-08 | フレーム変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0220131A JPH0220131A (ja) | 1990-01-23 |
| JPH0785547B2 true JPH0785547B2 (ja) | 1995-09-13 |
Family
ID=15898137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170073A Expired - Fee Related JPH0785547B2 (ja) | 1988-07-08 | 1988-07-08 | フレーム変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5130979A (ja) |
| JP (1) | JPH0785547B2 (ja) |
| GB (1) | GB2221368B (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2758175B2 (ja) * | 1988-11-01 | 1998-05-28 | 株式会社東芝 | 多重化フレーム変換回路 |
| FR2657482B1 (fr) * | 1990-01-19 | 1993-12-31 | Boyer Pierre | Methode et systeme de lissage et de controle de debits de communications temporelles asynchrones. |
| JPH04120898A (ja) * | 1990-09-11 | 1992-04-21 | Fujitsu Ltd | インバンド信号交換方式 |
| US5535197A (en) * | 1991-09-26 | 1996-07-09 | Ipc Information Systems, Inc. | Shared buffer switching module |
| JPH05276584A (ja) * | 1991-09-26 | 1993-10-22 | Fujitsu Ltd | 多重化装置におけるタイムスロット並び換え装置 |
| EP0537382A1 (en) * | 1991-10-15 | 1993-04-21 | ALCATEL BELL Naamloze Vennootschap | Packet transfer control arrangement and related method |
| US5450401A (en) * | 1992-06-23 | 1995-09-12 | Nec Corporation | Time slot switching device with a single data memory |
| DE59209508D1 (de) * | 1992-07-31 | 1998-10-29 | Siemens Ag | Verfahren zum Laden und Prüfen des Haltespeichers einer Zeitstufe in einem Koppelnetz einer digitalen Zeitmultiplex-Vermittlungsstelle |
| US5323390A (en) * | 1992-10-20 | 1994-06-21 | At&T Bell Laboratories | Multirate, sonet-ready, switching arrangement |
| JPH06276214A (ja) * | 1993-03-18 | 1994-09-30 | Hitachi Ltd | Ｓｔｍ信号とａｔｍ信号の混在処理方法およびスイッチシステム |
| US6259703B1 (en) | 1993-10-22 | 2001-07-10 | Mitel Corporation | Time slot assigner for communication system |
| US5943324A (en) * | 1994-01-11 | 1999-08-24 | Ericsson, Inc. | Methods and apparatus for mobile station to mobile station communications in a mobile satellite communication system |
| KR19980702886A (ko) * | 1995-03-10 | 1998-08-05 | 찰스 멜 무어 쥬니어 | 내장 시분할 다원접속 포맷변환을 이용한 이동위성 통신시스템에서 이동국 대 이동국 호출방법 및 장치 |
| JP2000506689A (ja) * | 1995-12-29 | 2000-05-30 | エリクソン インコーポレイテッド | 時間圧縮トランスポンダ |
| DE19611236C1 (de) * | 1996-03-21 | 1996-11-21 | Siemens Ag | Verfahren zur Zuordnung von Zeitlagen zu einer Mehrkanal-Verbindung in einer Vermittlungseinrichtung |
| US6307565B1 (en) * | 1998-12-23 | 2001-10-23 | Honeywell International Inc. | System for dual buffering of asynchronous input to dual port memory for a raster scanned display |
| US6271866B1 (en) | 1998-12-23 | 2001-08-07 | Honeywell International Inc. | Dual port memory system for buffering asynchronous input to a raster scanned display |
| JP3455474B2 (ja) * | 1999-08-27 | 2003-10-14 | 株式会社沖コムテック | ディジタル交換装置およびその装置のデータ交換方法 |
| US7187673B2 (en) * | 2000-12-18 | 2007-03-06 | Koninklijke Philips Electronics N.V. | Technique for creating a machine to route non-packetized digital signals using distributed RAM |
| US6973078B2 (en) * | 2001-04-20 | 2005-12-06 | Sun Microsystems, Inc. | Method and apparatus for implementing low latency crossbar switches with integrated storage signals |
| RU2265967C2 (ru) * | 2003-03-07 | 2005-12-10 | Тамбовский военный авиационный инженерный институт | Иерархическая сеть связи |
| US20050094654A1 (en) * | 2003-10-31 | 2005-05-05 | Oz Weisler | Switching matrix |
| JP6003530B2 (ja) | 2012-10-25 | 2016-10-05 | リコーイメージング株式会社 | ズームレンズ系 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3639693A (en) * | 1968-11-22 | 1972-02-01 | Stromberg Carlson Corp | Time division multiplex data switch |
| US4214128A (en) * | 1978-09-28 | 1980-07-22 | Western Geophysical Co. Of America | Method and apparatus for demultiplexing multiplexed seismic data |
| US4450557A (en) * | 1981-11-09 | 1984-05-22 | Northern Telecom Limited | Switching network for use in a time division multiplex system |
| JPS59119996A (ja) * | 1982-12-25 | 1984-07-11 | Fujitsu Ltd | マルチポ−トメモリを用いた時間スイツチ方式 |
| US4545052A (en) * | 1984-01-26 | 1985-10-01 | Northern Telecom Limited | Data format converter |
| JPS61192139A (ja) * | 1985-02-20 | 1986-08-26 | Nec Corp | フレ−ム変換回路 |
| FR2589656B1 (fr) * | 1985-07-03 | 1987-12-11 | Servel Michel | Procede et dispositif de conversion de multitrame de canaux numeriques en multitrame de paquets |
| GB2182228A (en) * | 1985-10-02 | 1987-05-07 | Gen Electric Plc | Signal handling device |
| US4748618A (en) * | 1986-05-21 | 1988-05-31 | Bell Communications Research, Inc. | Telecommunications interface |
| CA1262274A (en) * | 1986-06-20 | 1989-10-10 | Randall D. Kun | Isdn d channel handler |
| US4782479A (en) * | 1986-09-08 | 1988-11-01 | Rockwell International | Electronic digital crossconnect system |
| CA1311818C (en) * | 1987-12-29 | 1992-12-22 | Nec Corporation | Time division switching for multi-channel calls using two time switch memories acting as a frame aligner |
-
1988
- 1988-07-08 JP JP63170073A patent/JPH0785547B2/ja not_active Expired - Fee Related
-
1989
- 1989-07-06 US US07/376,368 patent/US5130979A/en not_active Expired - Fee Related
- 1989-07-07 GB GB8915609A patent/GB2221368B/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5130979A (en) | 1992-07-14 |
| JPH0220131A (ja) | 1990-01-23 |
| GB2221368A (en) | 1990-01-31 |
| GB2221368B (en) | 1992-05-27 |
| GB8915609D0 (en) | 1989-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0785547B2 (ja) | フレーム変換器 | |
| JPH03156791A (ja) | 半導体メモリ | |
| JPS6337894A (ja) | ランダムアクセスメモリ | |
| JPH0676566A (ja) | 半導体メモリ装置 | |
| JPH0430677B2 (ja) | ||
| JP3169639B2 (ja) | 半導体記憶装置 | |
| JPS6146916B2 (ja) | ||
| JPS6059592A (ja) | ダイナミツクランダムアクセスメモリ | |
| JP3090104B2 (ja) | 半導体メモリ装置 | |
| JP2638484B2 (ja) | データ処理装置 | |
| JPH0750876B2 (ja) | フレーム変換回路 | |
| JP2636253B2 (ja) | 拡張バス方式 | |
| JPH0727343B2 (ja) | ビデオメモリ | |
| JPS63156291A (ja) | 画像メモリ | |
| JPH02123594A (ja) | ２ポートｒａｍ | |
| JPS59151371A (ja) | 半導体メモリ素子 | |
| JP2504143B2 (ja) | フレ―ム変換回路 | |
| JPH04360425A (ja) | 半導体記憶装置 | |
| JP2961733B2 (ja) | 画像メモリ装置 | |
| JPS62149255A (ja) | 画像読取装置 | |
| JP3366202B2 (ja) | バスコントローラ及びデータ処理システム | |
| JPS6336428Y2 (ja) | ||
| JPS6363200A (ja) | 半導体記憶装置 | |
| JPS6250791A (ja) | ダイナミツク型半導体メモリ装置 | |
| JPS59224944A (ja) | デ−タ転送方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |