JPH03218112A - レジスタ回路 - Google Patents
レジスタ回路Info
- Publication number
- JPH03218112A JPH03218112A JP2013851A JP1385190A JPH03218112A JP H03218112 A JPH03218112 A JP H03218112A JP 2013851 A JP2013851 A JP 2013851A JP 1385190 A JP1385190 A JP 1385190A JP H03218112 A JPH03218112 A JP H03218112A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- type flip
- gate
- flop
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、Ｄ型フリップフロップへの書き込み誤動作を
防止したレジスタ回路に関するものである。
防止したレジスタ回路に関するものである。
従来の技術
近年、半導体集積回路は高集積化され半導体集積回路内
部の負荷で遅延が生し、誤動作を起こす原因となってい
る， 以下に従来のレジスタ回路について説明する。
部の負荷で遅延が生し、誤動作を起こす原因となってい
る， 以下に従来のレジスタ回路について説明する。
第２図は従来のレジスタ回路の構成を示すしのである。
第２図において、１はクロック信号を反転するインバー
タて、２は１のインバータの出力と書き込み信号の論理
積否定をとるナンドゲートて・ある。３は前述２のナン
ドゲートの出力をクロック端子に入力するＤ型フリップ
フロツプである。
タて、２は１のインバータの出力と書き込み信号の論理
積否定をとるナンドゲートて・ある。３は前述２のナン
ドゲートの出力をクロック端子に入力するＤ型フリップ
フロツプである。
以上のように構成されたレジスタ回路について以下その
動作について説明する。
動作について説明する。
まず、通常第２図に示す回路において、クロック信号が
ハイレベルの時点で、書き込み信号の切り換えが行なわ
れ、書き込み信号がイネーブルであった場合、クロック
信号と第２図２のナンドゲートで同期され、クロック信
号がローレベルの時点で、Ｄ型フリップフロップのクロ
ック端子にパルスが発生され、データ入力端子のデータ
を書き込む。又、書き込み信号が、ディセイブルであっ
た場合、クロック信号がローレベルになってらパルスは
発生されず、以前のデータを保持する。
ハイレベルの時点で、書き込み信号の切り換えが行なわ
れ、書き込み信号がイネーブルであった場合、クロック
信号と第２図２のナンドゲートで同期され、クロック信
号がローレベルの時点で、Ｄ型フリップフロップのクロ
ック端子にパルスが発生され、データ入力端子のデータ
を書き込む。又、書き込み信号が、ディセイブルであっ
た場合、クロック信号がローレベルになってらパルスは
発生されず、以前のデータを保持する。
発明が解決しようとする課題
しかしながら、上記従来の構成ではクロック信号の位相
ずれが生じた場合、クロック信号かローレヘルになった
時点て、書き込み信号の切り換えが行なわれてしまう現
象が発生する。以上のような現象が発生すると書き込み
信号か本来、ディセイブルであるにもかかわらず、第３
図のＤ型フノップフロツプのクロック端子にパルスが発
生し、Ｄ型フリップフロツプの内容が、書き変わるとい
う問題を有していた。
ずれが生じた場合、クロック信号かローレヘルになった
時点て、書き込み信号の切り換えが行なわれてしまう現
象が発生する。以上のような現象が発生すると書き込み
信号か本来、ディセイブルであるにもかかわらず、第３
図のＤ型フノップフロツプのクロック端子にパルスが発
生し、Ｄ型フリップフロツプの内容が、書き変わるとい
う問題を有していた。
本発明は、上記従来の問題点を解決するもので、クロッ
ク信号の位相ずれが生じても、Ｄ型フＪツプフロツプの
書き込みの誤動作を防ぐレジスタ回路を提供することを
目的としている。
ク信号の位相ずれが生じても、Ｄ型フＪツプフロツプの
書き込みの誤動作を防ぐレジスタ回路を提供することを
目的としている。
課題を解決するための手段
この目的を達成するために本発明のレジスタ回路は、Ｄ
型フリップ７ロップのデータ入力に２つのアンドゲート
と１つのオアゲートとで構成されるセレタクを備えてい
ろ。セレクタの一方のアンドゲートには入力信号と害き
込み信号を、もう一方のアンドゲートにはＤ型フリップ
フロツプの出力信号と、書き込み信号の反転を入力し、
クロック信号と書き込み信号を独立させた構成になって
いる。
型フリップ７ロップのデータ入力に２つのアンドゲート
と１つのオアゲートとで構成されるセレタクを備えてい
ろ。セレクタの一方のアンドゲートには入力信号と害き
込み信号を、もう一方のアンドゲートにはＤ型フリップ
フロツプの出力信号と、書き込み信号の反転を入力し、
クロック信号と書き込み信号を独立させた構成になって
いる。
作用
この構成によって、クロック信号の位相ずれが生じた場
合でもＤ型フリップフロップの内容が書き変わってしま
う書き込み誤動作を防ぐことができる。
合でもＤ型フリップフロップの内容が書き変わってしま
う書き込み誤動作を防ぐことができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。第１図は本発明の実施例におけるレジスタ回路
の回路図を示す。
明する。第１図は本発明の実施例におけるレジスタ回路
の回路図を示す。
第１図において、１０はＤ型フリップ７ロツプ、１１は
書き込み信号を反転するインバータ、１２は前述１１の
インバータの出力と前述１０のＤ型フリップフロップの
出力を入力するアンドゲート、ｌ３はデータ入力信号と
書き込み信号とを入力するアンドゲート、１４は前述１
２と１３のアンドゲートの出力を入力するオアゲートで
ある。前述１４のオアゲートの出力は、前述１０のＤ型
フリップフロツプのＤ端子に入力される。
書き込み信号を反転するインバータ、１２は前述１１の
インバータの出力と前述１０のＤ型フリップフロップの
出力を入力するアンドゲート、ｌ３はデータ入力信号と
書き込み信号とを入力するアンドゲート、１４は前述１
２と１３のアンドゲートの出力を入力するオアゲートで
ある。前述１４のオアゲートの出力は、前述１０のＤ型
フリップフロツプのＤ端子に入力される。
又、Ｄ型フリップ７ロツプのクロック端子には、クロッ
ク信号が入力される。
ク信号が入力される。
以上のように構成されたレジスタ回路について、以下そ
の動作を説明する。
の動作を説明する。
Ｄ型フリップフロツプにデータ入力信号のデータを書き
込む場合、書き込み信号はハイレヘルになり、１３のア
ンドゲートは、データ入力信号との積により、データ入
力信号のレベルを出力する。又、１２のアンドゲートは
、１ｌのインバータで書き込み信号の反転レベル口一が
入力されるため、１０のＤ型フリップフロツプの出力に
ががわらず、出力は常にローレベルになる。１２と１３
のアンドゲートの出力により１４のオアゲートは、１３
のアンドゲートの出力すなわち、データ入力信号を１０
のＤ型フリップフロツプのＤ端子へ出力する。Ｄ型フリ
ップフロップは、クロック信号の立ち下がりエッチで、
入力データを書き込む。
込む場合、書き込み信号はハイレヘルになり、１３のア
ンドゲートは、データ入力信号との積により、データ入
力信号のレベルを出力する。又、１２のアンドゲートは
、１ｌのインバータで書き込み信号の反転レベル口一が
入力されるため、１０のＤ型フリップフロツプの出力に
ががわらず、出力は常にローレベルになる。１２と１３
のアンドゲートの出力により１４のオアゲートは、１３
のアンドゲートの出力すなわち、データ入力信号を１０
のＤ型フリップフロツプのＤ端子へ出力する。Ｄ型フリ
ップフロップは、クロック信号の立ち下がりエッチで、
入力データを書き込む。
又、データを書き込まない場合、書き込み信号はローレ
ヘルになり、１３のアンドゲートはデータ入力信号にか
かわらず、ローレベルを出力する。又、１２のアンドゲ
ートは、１１のインバータで書き込み信号の反転したハ
イレヘル信号が入力されるため、１０のＤ型フリップフ
ロツプの出力信号レベルを出力する。１２と１３のアン
ドゲートの出力により１４のオアゲートは、１２のアン
ドゲートの出力すなわち、１０のＤ型フリップ７ロツプ
の出力信号を出力する。Ｄ型フリップ７ロツプは、クロ
ック信号の立ち下がりエッチで、出力信号を書き込む。
ヘルになり、１３のアンドゲートはデータ入力信号にか
かわらず、ローレベルを出力する。又、１２のアンドゲ
ートは、１１のインバータで書き込み信号の反転したハ
イレヘル信号が入力されるため、１０のＤ型フリップフ
ロツプの出力信号レベルを出力する。１２と１３のアン
ドゲートの出力により１４のオアゲートは、１２のアン
ドゲートの出力すなわち、１０のＤ型フリップ７ロツプ
の出力信号を出力する。Ｄ型フリップ７ロツプは、クロ
ック信号の立ち下がりエッチで、出力信号を書き込む。
以上の本実施例のように、Ｄ型フリップフロップの入力
信号及び、出力信号に２つのアンドゲートと１つのオア
ゲートで構成されたセレクタを設け、切り換えを書き込
み信号で行うことにより、クロック信号の位相ずれによ
る書き込み誤動作を防ぐことができる。
信号及び、出力信号に２つのアンドゲートと１つのオア
ゲートで構成されたセレクタを設け、切り換えを書き込
み信号で行うことにより、クロック信号の位相ずれによ
る書き込み誤動作を防ぐことができる。
発明の効果
以上のように本発明は、Ｄ型フリップフロップのＤ入力
に２つのアンドゲートと１つのオアゲートから構成され
るセレクタを備え、一方のアンドゲートには人力信号と
書き込み信号を、もう一方のアンドゲートにはＤ型フリ
ップ７ロツブの出力信号七、書き込み信号の反転を入力
し、クロック信号と書き込み信号を独立させるこ七によ
り、Ｄ型フリップ７ロップの書き込み誤動作を防止する
ことができるため、きわめて有用である。
に２つのアンドゲートと１つのオアゲートから構成され
るセレクタを備え、一方のアンドゲートには人力信号と
書き込み信号を、もう一方のアンドゲートにはＤ型フリ
ップ７ロツブの出力信号七、書き込み信号の反転を入力
し、クロック信号と書き込み信号を独立させるこ七によ
り、Ｄ型フリップ７ロップの書き込み誤動作を防止する
ことができるため、きわめて有用である。
第１図は本発明の実施例におけるレジスタ回路の回路図
、第２図は従来の実施例におけるレジスタ回路の回路図
である。 １０・・・・・・Ｄ型フリップフロップ、１１・・・・
・・インハータ、１２．１３・・・・・・アンドゲート
、１４・・・・・・オアゲート。
、第２図は従来の実施例におけるレジスタ回路の回路図
である。 １０・・・・・・Ｄ型フリップフロップ、１１・・・・
・・インハータ、１２．１３・・・・・・アンドゲート
、１４・・・・・・オアゲート。
Claims (1)
- Ｄ型フリップフロップのデータ入力に２つのアンドゲー
トと１つのオアゲートから構成されるセレタクを備え、
一方のアンドゲートには入力信号と、書き込み信号を、
もう一方のアンドゲートにはＤ型フリップフロップの出
力信号と、書き込み信号の反転を入力し、クロック信号
と書き込み信号を独立させることによりＤ型フリップフ
ロップの書き込み誤動作を防止するレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013851A JPH03218112A (ja) | 1990-01-24 | 1990-01-24 | レジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013851A JPH03218112A (ja) | 1990-01-24 | 1990-01-24 | レジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218112A true JPH03218112A (ja) | 1991-09-25 |
Family
ID=11844782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013851A Pending JPH03218112A (ja) | 1990-01-24 | 1990-01-24 | レジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218112A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05308254A (ja) * | 1992-04-30 | 1993-11-19 | Sharp Corp | 電子回路 |
| JP2009296548A (ja) * | 2008-06-09 | 2009-12-17 | Toshiba Corp | 半導体集積回路装置 |
-
1990
- 1990-01-24 JP JP2013851A patent/JPH03218112A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05308254A (ja) * | 1992-04-30 | 1993-11-19 | Sharp Corp | 電子回路 |
| JP2009296548A (ja) * | 2008-06-09 | 2009-12-17 | Toshiba Corp | 半導体集積回路装置 |
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