JPH0787135A - セル格納メモリ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 未使用アドレスバッファの出力する未使用ア
ドレスに誤りが生じた場合でも、受信セルデータをメモ
リの未使用アドレスへ格納可能とする。 【構成】 受信セルデータのメモリ１と、格納データの
使用アドレスバッファ３と、読出アドレスの制御手段４
と、未使用アドレスを保持する未使用アドレスバッファ
５、６と、書込アドレスの書込制御手段２とを備えるセ
ル格納メモリにおいて、未使用アドレスバッファ５、６
を複数設け、書込制御手段２に、この複数の未使用アド
レスバッファの出力するアドレスの中から誤りのないア
ドレスを選択させて書込アドレスの制御を行なわせる。
未使用アドレスバッファの出力する未使用アドレスの１
つに誤りが生じた場合でも、書込制御手段２は、複数の
未使用アドレスバッファ５、６から出力された未使用ア
ドレス中の誤りのないものを選択して受信セルデータを
格納させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、セル交換等に使用する
セル格納メモリに関し、特に、保持したデータを誤って
失なうことが無いように構成したものである。

【０００２】

【従来の技術】従来のセル格納メモリは、図４に示すよ
うに、受信セルデータを保持するメモリ１と、メモリ１
における受信セルデータの書込みアドレスを制御する書
込制御回路２と、メモリ１のアドレスのうち受信セルデ
ータが格納されているアドレスについて保持する使用ア
ドレスバッファ３と、メモリ１からのセルデータの読出
しアドレスを制御する読出制御回路４と、メモリ１のア
ドレスのうち受信セルデータが格納されていないアドレ
スについて保持する未使用アドレスバッファ５とを備え
ている。

【０００３】メモリ１のＷＤ端子に受信セルデータ11が
入力するときには、図５のタイミング・チャートに示す
ように、同時にセル書込要求15（図５（ｂ））が書込制
御回路２に入力し、書込制御回路２は、未使用アドレス
バッファ５に未使用アドレス18の出力を促す。

【０００４】未使用アドレスバッファ５は、先入れ先出
しによって未使用アドレスを保持しており、セル書込要
求15に応じて書込制御回路２に未使用アドレス18（図５
（ｃ））を出力する。なお、初期化直後では、メモリ１
は受信セルデータを保持していないので、メモリ１のア
ドレスは全て未使用アドレスバッファ５に格納されてい
る。

【０００５】書込制御回路２は、この未使用アドレスを
メモリ１と使用アドレスバッファ３とに出力し、メモリ
１は、ＷＤ端子に入力した受信セルデータ11を、ＷＡ端
子から入力されたアドレス（メモリ書込アドレス）13に
書込む。

【０００６】一方、読出制御回路４は、メモリ１に格納
されているセルの読出しを求めるセル読出要求16（図５
（ｄ））を受信すると、使用アドレスバッファ３に読出
使用アドレス17の出力を促し、使用アドレスバッファ３
は、先入れ先出しによって保持しているアドレスを読出
使用アドレス17として読出制御回路４に送出する（図５
（ｅ））。従って、使用アドレスバッファ３は、書込制
御回路２から入力されたアドレスを、その入力順に読出
使用アドレス17として出力することになる。

【０００７】読出使用アドレス17を受信した読出制御回
路４は、そのアドレスをメモリ読出アドレス14としてメ
モリ１に送出すると共に、そのアドレスを解放アドレス
19（図５（ｇ））として未使用アドレスバッファ５に出
力する。

【０００８】メモリ１は、ＲＡ端子から入力したメモリ
読出アドレス14に格納されているセルデータを送信セル
データ12として出力する（図５（ｆ））。また、未使用
アドレスバッファ５は、解放アドレス19を未使用アドレ
スとして保持する。

【０００９】このように、セル格納メモリは、受信セル
データ11をセル書込要求15によってメモリ１に格納し、
セル読出要求16によって、それを格納順にメモリから読
出すことができる。

【００１０】

【発明が解決しようとする課題】しかし、従来のセル格
納メモリでは、読出制御回路４と未使用アドレスバッフ
ァ５との間または未使用アドレスバッファ５と書込制御
回路２との間に伝送誤り等が発生したときは、未使用ア
ドレスバッファ５から出力される未使用アドレス18に誤
りが生じ、受信セルデータ11が既に受信セルデータの格
納されているアドレスに書込まれ、先に書き込まれてい
るセルデータの内容が失われるという問題点を有してい
る。

【００１１】本発明は、このような従来の問題点を解決
するものであり、未使用アドレスバッファ５の出力する
未使用アドレス18に誤りが生じた場合でも、受信セルデ
ータをメモリ１の未使用アドレスに格納することができ
るセル格納メモリを提供することを目的としている。

【００１２】

【課題を解決するための手段】そこで、本発明では、受
信セルデータを保持するメモリと、メモリの受信セルデ
ータの格納されたアドレスを保持する使用アドレスバッ
ファと、使用アドレスバッファから出力されたアドレス
に従ってメモリの読出アドレスを制御する読出制御手段
と、メモリの受信セルデータの格納されていないアドレ
スを保持する未使用アドレスバッファと、未使用アドレ
スバッファから出力されたアドレスに従ってメモリの書
込アドレスを制御する書込制御手段とを備えるセル格納
メモリにおいて、未使用アドレスバッファを複数設ける
とともに、書込制御手段に、この複数の未使用アドレス
バッファの出力するアドレスの中から誤りのないアドレ
スを選択させて書込アドレスの制御を行なわせている。

【００１３】

【作用】そのため、未使用アドレスバッファの出力する
未使用アドレスの１つに誤りが生じた場合でも、書込制
御手段は、複数の未使用アドレスバッファから出力され
た未使用アドレスの中の誤りのないものを選択して、受
信セルデータを格納させることができる。

【００１４】

【実施例】本発明の実施例におけるセル格納メモリは、
図１に示すように、複数の未使用アドレスバッファ５、
６を備えている。

【００１５】また、読出制御回路４は、これらの未使用
アドレスバッファ５、６に対して、伝送誤り等を検出す
るための誤り検出符号を付加した解放アドレス19、21を
交互に出力する。この解放アドレスのデータ構成は、図
２に示すように、未使用アドレスのデータを表わす未使
用アドレス部と、誤り検出符号を表わす誤り検出符号部
とから成る。

【００１６】未使用アドレスバッファ５、６は、書込制
御回路２への未使用アドレス18、20の送出時に、この解
放アドレスを出力し、書込制御回路２は、この未使用ア
ドレスにおける誤りの有無を、付加されている誤り検出
符号により確認し、誤りのないアドレスを選択して、メ
モリ書込アドレス13としてメモリ１および使用アドレス
バッファ３に出力する。その他の構成は、従来のメモリ
（図４）と変わりがない。

【００１７】この実施例のセル格納メモリの動作につい
て、図３のタイミング・チャートを参照しながら説明す
る。

【００１８】セル書込要求15（図３（ｂ））が書込制御
回路２に印加されると、書込制御回路２は、未使用アド
レスバッファ５および６に未使用アドレス18、20の出力
を促し、未使用アドレスバッファ５、６は、先入れ先出
しによって保持している未使用アドレス18、19を書込制
御回路２に出力する（図３（ｃ）、（ｄ））。

【００１９】書込制御回路２は、この未使用アドレス1
8、20に付加されている誤り検出符号部により、誤りの
有無を確認し、誤りの無い未使用アドレスを選択して、
メモリ書込アドレス13（図３（ｅ））としてメモリ１と
使用アドレスバッファ３とに送出する。

【００２０】メモリ１は、ＷＡ端子から入力したアドレ
スに、ＷＤ端子に入力した受信セルデータ（図３
（ａ））を書込む。また、使用アドレスバッファ３は、
メモリ書込アドレス13（図３（ｅ））の情報を先入れ先
出しによって保持する。

【００２１】一方、メモリ１に格納されているセルの読
出しを求めるセル読出要求16（図３（ｆ））が読出制御
回路４に入力すると、読出制御回路４は、使用アドレス
バッファ３に読出使用アドレス17の出力を促し、使用ア
ドレスバッファ３は、書込制御回路２から入力され、保
持しているアドレスを、その入力順に読出制御回路４に
送出する（図３（ｇ））。

【００２２】読出制御回路４は、この読出使用アドレス
17を、メモリ読出アドレス14としてメモリ１に出力する
と共に、読出使用アドレス17に誤り検出符号を付加し、
解放アドレス19（図３（ｈ））または21（図３（ｉ））
として、未使用アドレスバッファ５と６とに交互に送出
する。

【００２３】メモリ１は、ＲＡ端子から入力したメモリ
読出アドレス14に格納されている情報を送信セルデータ
（図３（ｊ））として出力する。また、未使用アドレス
バッファ５、６は、解放アドレス19、21を先入れ先出し
によって保持する。

【００２４】このように、実施例のセル格納メモリで
は、未使用アドレス18、19の内の１つに誤りが発見され
た場合（図３のＡの箇所）に、それを除いて未使用アド
レスが選択され、選択されたアドレスに受信セルデータ
が格納される。そのため、受信セルデータの格納されて
いるセルに重ねて受信セルデータを格納し、その結果、
元のセルデータを失ってしまうという事態を回避するこ
とができる。

【００２５】なお、実施例では、２つの未使用アドレス
バッファを設けた場合について説明したが、未使用アド
レスバッファの数は、３以上に設定することもできる。

【００２６】

【発明の効果】以上の実施例の説明から明らかなよう
に、本発明のセル格納メモリは、未使用アドレスの情報
の誤りに惑わされずに、受信セルデータをメモリの未使
用アドレスに格納することができる。そのため、蓄積し
た情報を誤って失う虞れが無く、情報のディジタル伝送
に用いて大きな効果を発揮することができる。

【図面の簡単な説明】

【図１】本発明の実施例におけるセル格納メモリの構成
を示すブロック図、

【図２】前記メモリにおいて使用する解放アドレスのデ
ータ構造図、

【図３】前記メモリにおける動作を説明するタイミング
・チャート、

【図４】従来のセル格納メモリの構成を示すブロック
図、

【図５】従来のセル格納メモリの動作を説明するタイミ
ング・チャートである。

【符号の説明】

１ メモリ ２ 書込制御回路 ３ 使用アドレスバッファ ４ 読出制御回路 ５、６ 未使用アドレスバッファ 11 受信セルデータ 12 送信セルデータ 13 メモリ書込アドレス 14 メモリ読出アドレス 15 セル書込要求 16 セル読出要求 17 読出使用アドレス 18、20 未使用アドレス 19、21 解放アドレス

Claims (1)

【特許請求の範囲】
1. 【請求項１】 受信セルデータを保持するメモリと、前
   記メモリの受信セルデータの格納されたアドレスを保持
   する使用アドレスバッファと、前記使用アドレスバッフ
   ァから出力されたアドレスに従って前記メモリの読出ア
   ドレスを制御する読出制御手段と、前記メモリの受信セ
   ルデータの格納されていないアドレスを保持する未使用
   アドレスバッファと、前記未使用アドレスバッファから
   出力されたアドレスに従って前記メモリの書込アドレス
   を制御する書込制御手段とを備えるセル格納メモリにお
   いて、 前記未使用アドレスバッファを複数設けるとともに、前
   記書込制御手段に、前記複数の未使用アドレスバッファ
   の出力するアドレスの中から誤りのないアドレスを選択
   させて前記書込アドレスの制御を行なわせることを特徴
   とするセル格納メモリ。