JPH0787378B2 - デルタ変調器 - Google Patents
デルタ変調器Info
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- JPH0787378B2 JPH0787378B2 JP11956588A JP11956588A JPH0787378B2 JP H0787378 B2 JPH0787378 B2 JP H0787378B2 JP 11956588 A JP11956588 A JP 11956588A JP 11956588 A JP11956588 A JP 11956588A JP H0787378 B2 JPH0787378 B2 JP H0787378B2
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- flop
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はアナログ・ディジタル変換器のうち歪の発生を
低減したデルタ変調器に関するものである。
低減したデルタ変調器に関するものである。
従来の技術 デルタ変調器はアナログ・ディジタル変換器の一種であ
り、一定時間ごとに標本化する際の各標本間の差分に着
目し、この情報を符号化すると共にこの符号化のために
生じた量子化誤差を後続の標本により修正していくもの
である。
り、一定時間ごとに標本化する際の各標本間の差分に着
目し、この情報を符号化すると共にこの符号化のために
生じた量子化誤差を後続の標本により修正していくもの
である。
以下、図面を参照しながら上述したような従来のデルタ
変調器について説明を行う。第３図は従来のデルタ変調
器の構成を示したブロック図である。一般にデルタ変調
器は、第３図に示すように、アナログ信号入力端子201,
減算器202,比較器203,局部復調器204,デルタ変調信号出
力端子205からなり、アナログ入力信号に対して１標本
化周期前に標本化した電位と比較して増加しているか、
減少しているかという情報を１ビットの符号で出力する
ものである。
変調器について説明を行う。第３図は従来のデルタ変調
器の構成を示したブロック図である。一般にデルタ変調
器は、第３図に示すように、アナログ信号入力端子201,
減算器202,比較器203,局部復調器204,デルタ変調信号出
力端子205からなり、アナログ入力信号に対して１標本
化周期前に標本化した電位と比較して増加しているか、
減少しているかという情報を１ビットの符号で出力する
ものである。
アナログ信号入力端子201に入力されたアナログ信号は
減算器202に入力される。減算器202は前記アナログ信号
と１標本化周期前に標本化した電位である局部復調器20
4の出力との差をとり比較器203に出力する。比較器203
に入力される信号がある一定の基準電位に対して大きけ
ればアナログ入力信号は増加しており、比較器203は
“1"をデルタ変調信号出力端子205に出力する。比較器2
03に入力される信号が基準電位に対して小さければアナ
ログ入力信号は減少しており、比較器203は“0"をデル
タ変調信号出力端子205に出力する。この“1",“0"の符
号がデルタ変調信号となる。一方、局部復調器204では
比較器203の出力であるデルタ変調信号を復調しアナロ
グ信号を減算器202に出力している。
減算器202に入力される。減算器202は前記アナログ信号
と１標本化周期前に標本化した電位である局部復調器20
4の出力との差をとり比較器203に出力する。比較器203
に入力される信号がある一定の基準電位に対して大きけ
ればアナログ入力信号は増加しており、比較器203は
“1"をデルタ変調信号出力端子205に出力する。比較器2
03に入力される信号が基準電位に対して小さければアナ
ログ入力信号は減少しており、比較器203は“0"をデル
タ変調信号出力端子205に出力する。この“1",“0"の符
号がデルタ変調信号となる。一方、局部復調器204では
比較器203の出力であるデルタ変調信号を復調しアナロ
グ信号を減算器202に出力している。
第４図は上述した従来のデルタ変調器の一例を示す回路
図である。アナログ信号入力端子206より入力されたア
ナログ信号はコンデンサ207を通して直流成分を除去さ
れ、抵抗208を通して局部復調器215の出力から抵抗209
を通した信号と加算され、Ｄフリップフロップ213のＤ
端子に入力される。ただし、局部復調器215の入力には
Ｄフリップフロップ213の反転出力（NQ端子）を使用し
ているために、抵抗208と抵抗209は減算器と同じ効果に
なっている。次にＤフリップフロップ213は入力電位に
よってアナログ入力信号が１標本化周期前に標本化した
電位との比較を行う。Ｄ端子の電位がスレッシュホール
ドレベルより高電位ならばＱ端子に“1"を、NQ端子に
“0"を出力する。Ｄ端子の電位がスレッシュホールドレ
ベルより低電位ならばＱ端子に“0"を、NQ端子に“1"を
出力する。Ｄフリップフロップ213のＱ端子より出力さ
れた信号がデルタ変調信号であり、デルタ変調信号出力
端子214に出力される。一方、NQ端子より出力された
“1",“0"が反転したデルタ変調信号は局部復調器215に
入力される。局部復調器215は抵抗211とコンデンサ210
で構成されており、“1",“0"に対応した電位の入力に
よって抵抗211を介してコンデンサ210に充放電をする。
抵抗211とコンデンサ210の時定数τが標本化周期Ｔに比
べ非常に大きいとき、局部復調器215は積分回路となり
積分した結果が１標本化周期前に標本化したアナログ入
力信号の反転した電位となる。
図である。アナログ信号入力端子206より入力されたア
ナログ信号はコンデンサ207を通して直流成分を除去さ
れ、抵抗208を通して局部復調器215の出力から抵抗209
を通した信号と加算され、Ｄフリップフロップ213のＤ
端子に入力される。ただし、局部復調器215の入力には
Ｄフリップフロップ213の反転出力（NQ端子）を使用し
ているために、抵抗208と抵抗209は減算器と同じ効果に
なっている。次にＤフリップフロップ213は入力電位に
よってアナログ入力信号が１標本化周期前に標本化した
電位との比較を行う。Ｄ端子の電位がスレッシュホール
ドレベルより高電位ならばＱ端子に“1"を、NQ端子に
“0"を出力する。Ｄ端子の電位がスレッシュホールドレ
ベルより低電位ならばＱ端子に“0"を、NQ端子に“1"を
出力する。Ｄフリップフロップ213のＱ端子より出力さ
れた信号がデルタ変調信号であり、デルタ変調信号出力
端子214に出力される。一方、NQ端子より出力された
“1",“0"が反転したデルタ変調信号は局部復調器215に
入力される。局部復調器215は抵抗211とコンデンサ210
で構成されており、“1",“0"に対応した電位の入力に
よって抵抗211を介してコンデンサ210に充放電をする。
抵抗211とコンデンサ210の時定数τが標本化周期Ｔに比
べ非常に大きいとき、局部復調器215は積分回路となり
積分した結果が１標本化周期前に標本化したアナログ入
力信号の反転した電位となる。
発明が解決しようとする課題 しかしながら、上述した従来のデルタ変調器ではＤフリ
ップフロップの特性上歪を発生してしまうという問題点
を持っていた。以下歪の発生について説明する。
ップフロップの特性上歪を発生してしまうという問題点
を持っていた。以下歪の発生について説明する。
第５図はアナログ入力信号がゼロのときの（ａ）クロッ
ク信号、（ｂ）理想的なデルタ変調器のＤフリップフロ
ップのＤ端子入力信号、（ｃ）理想的なデルタ変調器の
ＤフリップフロップのＱ端子の出力信号、（ｄ）従来の
デルタ変調器におけるＤフリップフロップのＤ端子入力
信号（第４図のＢ点）、（ｅ）従来のデルタ変調器にお
けるＤフリップフロップのＱ端子の出力信号（第４図の
Ｃ点）の一例を示す波形図である。アナログ入力信号が
ゼロの場合、理想的には出力されるデルタ変調信号は第
５図（ｃ）のようにＤフロップフロップに供給されるク
ロック信号の立ち上がりごとに“1",“0"を繰り返す信
号となる。あるクロックの立ち上がり時に、Ｄフリップ
フロップのＤ端子の入力信号がスレッシュホールドレベ
ルVTHより高電位であった場合、Ｑ端子からは“1"が出
力され、NQ端子からは“0"が出力される。NQ端子から
“0"が出力されると局部変調器では局部復調器の抵抗と
コンデンサで決まる時定数で放電が行われ、Ｄフリップ
フロップのＤ端子の入力信号は下降しはじめVTHより低
電位となる。そして次のクロックの立ち上がりではＤフ
リップフロップのＤ端子の電位がVTHより低電位なので
Ｑ端子からは“0"が出力され、NQ端子からは“1"が出力
される。NQ端子から“1"が出力されると局部復調器では
充電が行われ、ＤフリップフロップのＤ端子の入力電位
は上昇しはじめVTHより高電位になる。このような繰り
返しによって理想的な動作ではＤフリップフロップのＱ
端子からは“1",“0"が繰り返し出力される。
ク信号、（ｂ）理想的なデルタ変調器のＤフリップフロ
ップのＤ端子入力信号、（ｃ）理想的なデルタ変調器の
ＤフリップフロップのＱ端子の出力信号、（ｄ）従来の
デルタ変調器におけるＤフリップフロップのＤ端子入力
信号（第４図のＢ点）、（ｅ）従来のデルタ変調器にお
けるＤフリップフロップのＱ端子の出力信号（第４図の
Ｃ点）の一例を示す波形図である。アナログ入力信号が
ゼロの場合、理想的には出力されるデルタ変調信号は第
５図（ｃ）のようにＤフロップフロップに供給されるク
ロック信号の立ち上がりごとに“1",“0"を繰り返す信
号となる。あるクロックの立ち上がり時に、Ｄフリップ
フロップのＤ端子の入力信号がスレッシュホールドレベ
ルVTHより高電位であった場合、Ｑ端子からは“1"が出
力され、NQ端子からは“0"が出力される。NQ端子から
“0"が出力されると局部変調器では局部復調器の抵抗と
コンデンサで決まる時定数で放電が行われ、Ｄフリップ
フロップのＤ端子の入力信号は下降しはじめVTHより低
電位となる。そして次のクロックの立ち上がりではＤフ
リップフロップのＤ端子の電位がVTHより低電位なので
Ｑ端子からは“0"が出力され、NQ端子からは“1"が出力
される。NQ端子から“1"が出力されると局部復調器では
充電が行われ、ＤフリップフロップのＤ端子の入力電位
は上昇しはじめVTHより高電位になる。このような繰り
返しによって理想的な動作ではＤフリップフロップのＱ
端子からは“1",“0"が繰り返し出力される。
しかしながら、従来のデルタ変調器において実際のＤフ
リップフロップではクロック信号の立ち上がりからＱ端
子やNQ端子に出力されるまでに遅延Δｔが存在するため
にデルタ変調信号であるＤフリップフロップのＤ端子か
ら“1",“0"が交互に出力されない状態が発生する。第
５図（ｄ）に示すように、あるクロックの立ち上がり時
にＤフリップフロップのＤ端子の入力信号がスレッシュ
ホールドレベルVTHより高電位であった場合、遅延Δｔ
が存在するためにNQ端子からはΔｔだけ遅れてから“0"
が出力される。従ってＤフリップフロップのＤ端子の入
力信号はΔｔだけ遅れて電位が下降しはじめる。このと
き次のクロックの立ち上がり時においてもＤ端子の入力
信号がVTHよりまだ高電位になっている状態が発生す
る。Ｄ端子の入力信号がVTHより高電位のときには再びN
Q端子から“0"が出力され、Ｄ端子の電位はさらに下降
し続ける。次のクロックの立ち上がり時にはＤ端子の入
力信号はVTHより低電位になりNQ端子からΔｔだけ遅れ
て“1"が出力されるが、さらに次のクロックの立ち上が
りでも遅延Δｔのために再び“1"がNQ端子から出力され
る。つまり、Ｄフリップフロップにおいてクロックの立
ち上がりからNQ端子に出力されるまでの遅延が存在する
ためにデルタ変調信号であるＱ端子の出力は“1",“0"
が交互になるのではなく、“1",“1",“0",“0"のよう
な繰り返しになり、理想動作ではなくなる。
リップフロップではクロック信号の立ち上がりからＱ端
子やNQ端子に出力されるまでに遅延Δｔが存在するため
にデルタ変調信号であるＤフリップフロップのＤ端子か
ら“1",“0"が交互に出力されない状態が発生する。第
５図（ｄ）に示すように、あるクロックの立ち上がり時
にＤフリップフロップのＤ端子の入力信号がスレッシュ
ホールドレベルVTHより高電位であった場合、遅延Δｔ
が存在するためにNQ端子からはΔｔだけ遅れてから“0"
が出力される。従ってＤフリップフロップのＤ端子の入
力信号はΔｔだけ遅れて電位が下降しはじめる。このと
き次のクロックの立ち上がり時においてもＤ端子の入力
信号がVTHよりまだ高電位になっている状態が発生す
る。Ｄ端子の入力信号がVTHより高電位のときには再びN
Q端子から“0"が出力され、Ｄ端子の電位はさらに下降
し続ける。次のクロックの立ち上がり時にはＤ端子の入
力信号はVTHより低電位になりNQ端子からΔｔだけ遅れ
て“1"が出力されるが、さらに次のクロックの立ち上が
りでも遅延Δｔのために再び“1"がNQ端子から出力され
る。つまり、Ｄフリップフロップにおいてクロックの立
ち上がりからNQ端子に出力されるまでの遅延が存在する
ためにデルタ変調信号であるＱ端子の出力は“1",“0"
が交互になるのではなく、“1",“1",“0",“0"のよう
な繰り返しになり、理想動作ではなくなる。
以上の例ではアナログ入力信号がゼロの場合について述
べたが、入力信号がゼロでない場合この“1",“1",
“0",“0"の繰り返しが歪となって発生する。第４図の
従来のデルタ変調器の回路図におけるＡ点の電位がＤフ
リップフロップ213のスレッシュホールドレベルVTHの近
くになっているときに“1",“1",“0",“0"の繰り返し
が発生しやすく、電源電圧5V,VTH2.5V,NQ端子出力が
“1"のとき5V,“0"のとき0VのＤフリップフロップを用
いて、アナログ信号入力端子に正弦波を入力した場合、
Ａ点では正弦波の傾きの絶対値が最も大きい点が2.5Vの
電位となるため、この点で歪が発生し、デルタ変調信号
には２次高調波歪が発生してしまう。
べたが、入力信号がゼロでない場合この“1",“1",
“0",“0"の繰り返しが歪となって発生する。第４図の
従来のデルタ変調器の回路図におけるＡ点の電位がＤフ
リップフロップ213のスレッシュホールドレベルVTHの近
くになっているときに“1",“1",“0",“0"の繰り返し
が発生しやすく、電源電圧5V,VTH2.5V,NQ端子出力が
“1"のとき5V,“0"のとき0VのＤフリップフロップを用
いて、アナログ信号入力端子に正弦波を入力した場合、
Ａ点では正弦波の傾きの絶対値が最も大きい点が2.5Vの
電位となるため、この点で歪が発生し、デルタ変調信号
には２次高調波歪が発生してしまう。
本発明はこのような従来の問題点を解消するものであ
り、歪の発生を低減した高性能なデルタ変調器を提供す
るものである。
り、歪の発生を低減した高性能なデルタ変調器を提供す
るものである。
課題を解決するための手段 この目的を達成するために、本発明のデルタ変調器はア
ナログ信号入力端子と比較器の間にオフセット回路の出
力信号の直流電圧レベルが局部復調器の出力信号の直流
電圧レベルより高くなるように直流オフセットを制御し
ている。
ナログ信号入力端子と比較器の間にオフセット回路の出
力信号の直流電圧レベルが局部復調器の出力信号の直流
電圧レベルより高くなるように直流オフセットを制御し
ている。
作用 本発明は上記した構成により、直流オフセットを制御す
ることによって、比較器の入力信号の電位の上昇時の傾
きの絶対値と下降時の傾きの絶対値を異ならしめ、比較
器の入力信号の電位が下降している場合、傾きの絶対値
が小さく比較器入力信号は何回か連続して比較器基準電
位に対して高電位になる。従って遅延によって比較器が
連続して“1"を出力する場合が発生してもデルタ変調信
号はもともと何回か連続して“1"となっているので１回
の連続による相対的誤差は小さくなり、歪発生は小さく
なる。
ることによって、比較器の入力信号の電位の上昇時の傾
きの絶対値と下降時の傾きの絶対値を異ならしめ、比較
器の入力信号の電位が下降している場合、傾きの絶対値
が小さく比較器入力信号は何回か連続して比較器基準電
位に対して高電位になる。従って遅延によって比較器が
連続して“1"を出力する場合が発生してもデルタ変調信
号はもともと何回か連続して“1"となっているので１回
の連続による相対的誤差は小さくなり、歪発生は小さく
なる。
また比較器の入力信号の電位が上昇している場合、傾き
の絶対値が大きくなり標本化周期と遅延との間に比較器
の基準電位より高電位になる確率が高くなり、連続して
“0"を出力する確率が下がる。従って歪の発生が低減で
き、高性能なデルタ変調器が実現できる。
の絶対値が大きくなり標本化周期と遅延との間に比較器
の基準電位より高電位になる確率が高くなり、連続して
“0"を出力する確率が下がる。従って歪の発生が低減で
き、高性能なデルタ変調器が実現できる。
実 施 例 以下、本発明の一実施例におけるデルタ変調器について
図面を参照して説明する。第１図は本発明の一実施例に
おけるデルタ変調器の回路図である。なお、第１図に示
す本実施例のデルタ変調器は基本的には従来のデルタ変
調器と同じ構成であるので、同一構成部分には同一番号
を付して詳細な説明を省略する。
図面を参照して説明する。第１図は本発明の一実施例に
おけるデルタ変調器の回路図である。なお、第１図に示
す本実施例のデルタ変調器は基本的には従来のデルタ変
調器と同じ構成であるので、同一構成部分には同一番号
を付して詳細な説明を省略する。
第１図において、207はアナログ入力信号の直流成分を
除去するコンデンサであり、101はアナログ入力信号の
直流電圧レベルを局部復調器215の出力信号の直流電圧
レベルより高くするよう直流オフセットを制御する抵
抗、102は直流電圧源、103はバイアス回路である。
除去するコンデンサであり、101はアナログ入力信号の
直流電圧レベルを局部復調器215の出力信号の直流電圧
レベルより高くするよう直流オフセットを制御する抵
抗、102は直流電圧源、103はバイアス回路である。
第４図に示した従来例のデルタ変調器のように本発明の
実施例も局部復調器215の出力とアナログ入力信号と加
算するのであるが、抵抗101,直流電圧源102が存在する
ために抵抗208,抵抗209を通じて電流が流れ、局部復調
器215のコンデンサ210への充放電による局部復調器215
の出力電位の増加，減少する際の時間変化の傾きの絶対
値が異なってくる。つまりＤフリップフロップ213のＤ
端子の入力電位は、上昇時の傾きの絶対値が大きくな
り、下降時の傾きの絶対値が小さくなる。
実施例も局部復調器215の出力とアナログ入力信号と加
算するのであるが、抵抗101,直流電圧源102が存在する
ために抵抗208,抵抗209を通じて電流が流れ、局部復調
器215のコンデンサ210への充放電による局部復調器215
の出力電位の増加，減少する際の時間変化の傾きの絶対
値が異なってくる。つまりＤフリップフロップ213のＤ
端子の入力電位は、上昇時の傾きの絶対値が大きくな
り、下降時の傾きの絶対値が小さくなる。
第２図は本実施例のデルタ変調器におけるアナログ入力
信号がゼロのときの（ａ）比較器の標本化クロック信
号、（ｂ）比較器入力信号、（ｃ）出力されるデルタ変
調信号の一例を示す波形図である。第２図（ｂ）からわ
かるように、直流オフセットを制御することによって比
較器入力信号の電位の上昇時の傾きの絶対値と下降時の
傾きの絶対値が異なってくる。比較器入力信号の電位が
下降している場合、傾きの絶対値が小さく比較器入力信
号は何回か連続して比較器基準電位に対して高電位にな
る。従って遅延によって比較器が連続して“1"を出力す
る場合が発生してもデルタ変調信号はもともと何回か連
続して“1"となっているので１回の連続による相対的誤
差は小さくなり、歪発生は小さくなる。また比較器入力
信号の電位が上昇している場合、傾きの絶対値が大きく
なり標本化周期Ｔと遅延Δｔの間（Ｔ−Δｔ）に比較器
基準電位より高電位になる確率が高くなり、連続して
“0"を出力する確率が下がる。従ってＤフリップフロッ
プ213の遅延による歪の発生が低減でき、高性能なデル
タ変調器が実現できる。
信号がゼロのときの（ａ）比較器の標本化クロック信
号、（ｂ）比較器入力信号、（ｃ）出力されるデルタ変
調信号の一例を示す波形図である。第２図（ｂ）からわ
かるように、直流オフセットを制御することによって比
較器入力信号の電位の上昇時の傾きの絶対値と下降時の
傾きの絶対値が異なってくる。比較器入力信号の電位が
下降している場合、傾きの絶対値が小さく比較器入力信
号は何回か連続して比較器基準電位に対して高電位にな
る。従って遅延によって比較器が連続して“1"を出力す
る場合が発生してもデルタ変調信号はもともと何回か連
続して“1"となっているので１回の連続による相対的誤
差は小さくなり、歪発生は小さくなる。また比較器入力
信号の電位が上昇している場合、傾きの絶対値が大きく
なり標本化周期Ｔと遅延Δｔの間（Ｔ−Δｔ）に比較器
基準電位より高電位になる確率が高くなり、連続して
“0"を出力する確率が下がる。従ってＤフリップフロッ
プ213の遅延による歪の発生が低減でき、高性能なデル
タ変調器が実現できる。
以上のように、アナログ入力信号の直流バイアスを制御
することによって、歪発生を低減した高性能なデルタ変
調器とすることができる。
することによって、歪発生を低減した高性能なデルタ変
調器とすることができる。
なお、本実施例ではアナログ入力信号の直流成分を除去
するコンデンサ207の直後で抵抗101を介して定電圧源に
接続しアナログ入力信号のバイアスを制御したが、Ｄフ
リップフロップ213のＤ端子入力部に抵抗を介して定電
圧源に接続してバイアス制御を行っても同様な効果が得
られる。
するコンデンサ207の直後で抵抗101を介して定電圧源に
接続しアナログ入力信号のバイアスを制御したが、Ｄフ
リップフロップ213のＤ端子入力部に抵抗を介して定電
圧源に接続してバイアス制御を行っても同様な効果が得
られる。
発明の効果 以上説明したように、本発明のデルタ変調器はアナログ
入力信号の直流オフセットを制御するオフセット回路に
よって、素子の遅延特性のために発生する歪を低減する
ことを可能としたものである。
入力信号の直流オフセットを制御するオフセット回路に
よって、素子の遅延特性のために発生する歪を低減する
ことを可能としたものである。
第１図は本発明の一実施例におけるデルタ変調器の回路
図、第２図はアナログ入力信号がゼロのときの（ａ）標
本化クロック信号、（ｂ）本発明のデルタ変調器のＤフ
リップフロップのＤ端子入力信号、（ｃ）本発明のデル
タ変調器のＤフリップフロップのＱ端子出力信号の波形
図、第３図は従来のデルタ変調器を示すブロック図、第
４図は従来例におけるデルタ変調器の回路図、第５図は
アナログ入力信号がゼロのときの（ａ）標本化クロック
信号、（ｂ）理想的なデルタ変調器のＤフリップフロッ
プのＤ端子入力信号、（ｃ）理想的なデルタ変調器のＤ
フリップフロップのＱ端子出力信号、（ｄ）従来例にお
けるデルタ変調器のＤフリップフロップのＤ端子入力信
号、（ｅ）従来例におけるデルタ変調器のＤフリップフ
ロップのＱ端子出力信号の波形図である。 101……オフセット回路用抵抗、102……直流電圧源、20
6……アナログ信号入力端子、212……標本化クロック入
力端子、213……Ｄフリップフロップ、214……デルタ変
調信号出力端子、215……局部復調器、201……アナログ
信号入力端子、202……減算器、203……比較器、204…
…局部復調器、205……デルタ変調信号出力端子、Ｔ…
…標本化クロックの周期、VTH……Ｄフリップフロップ
のスレッシュホールドレベル、Δｔ……Ｄフリップフロ
ップのクロック＝NQ遅延時間。
図、第２図はアナログ入力信号がゼロのときの（ａ）標
本化クロック信号、（ｂ）本発明のデルタ変調器のＤフ
リップフロップのＤ端子入力信号、（ｃ）本発明のデル
タ変調器のＤフリップフロップのＱ端子出力信号の波形
図、第３図は従来のデルタ変調器を示すブロック図、第
４図は従来例におけるデルタ変調器の回路図、第５図は
アナログ入力信号がゼロのときの（ａ）標本化クロック
信号、（ｂ）理想的なデルタ変調器のＤフリップフロッ
プのＤ端子入力信号、（ｃ）理想的なデルタ変調器のＤ
フリップフロップのＱ端子出力信号、（ｄ）従来例にお
けるデルタ変調器のＤフリップフロップのＤ端子入力信
号、（ｅ）従来例におけるデルタ変調器のＤフリップフ
ロップのＱ端子出力信号の波形図である。 101……オフセット回路用抵抗、102……直流電圧源、20
6……アナログ信号入力端子、212……標本化クロック入
力端子、213……Ｄフリップフロップ、214……デルタ変
調信号出力端子、215……局部復調器、201……アナログ
信号入力端子、202……減算器、203……比較器、204…
…局部復調器、205……デルタ変調信号出力端子、Ｔ…
…標本化クロックの周期、VTH……Ｄフリップフロップ
のスレッシュホールドレベル、Δｔ……Ｄフリップフロ
ップのクロック＝NQ遅延時間。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭48−6609（ＪＰ，Ａ) 特開 平１−123531（ＪＰ，Ａ) 特開 昭63−246034（ＪＰ，Ａ) 特開 平１−273426（ＪＰ，Ａ) 特公 昭47−40661（ＪＰ，Ｂ１) 特公 昭52−14073（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】アナログ信号の直流オフセットを制御する
オフセット回路と、 前記オフセット回路の出力と局部復調信号との差をとる
減算器と、 前記減算器の出力を標本化しデルタ変調信号に変換する
比較器と、 前記比較器の出力をアナログ信号に復調する局部復調器
とを備え、 前記オフセット回路の出力信号の直流電圧レベルが前記
局部復調器の出力信号の直流電圧レベルより高くなるよ
うにアナログ信号の直流オフセットを制御することを特
徴とするデルタ変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11956588A JPH0787378B2 (ja) | 1988-05-17 | 1988-05-17 | デルタ変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11956588A JPH0787378B2 (ja) | 1988-05-17 | 1988-05-17 | デルタ変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01289320A JPH01289320A (ja) | 1989-11-21 |
| JPH0787378B2 true JPH0787378B2 (ja) | 1995-09-20 |
Family
ID=14764482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11956588A Expired - Lifetime JPH0787378B2 (ja) | 1988-05-17 | 1988-05-17 | デルタ変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787378B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6700518B2 (en) | 2000-05-22 | 2004-03-02 | Sharp Kabushiki Kaisha | Digital switching amplifier |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5214073B2 (ja) | 2011-01-28 | 2013-06-19 | 三菱電機株式会社 | 無線通信装置および無線通信システム |
-
1988
- 1988-05-17 JP JP11956588A patent/JPH0787378B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5214073B2 (ja) | 2011-01-28 | 2013-06-19 | 三菱電機株式会社 | 無線通信装置および無線通信システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6700518B2 (en) | 2000-05-22 | 2004-03-02 | Sharp Kabushiki Kaisha | Digital switching amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01289320A (ja) | 1989-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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