JPH01289320A - デルタ変調器 - Google Patents
デルタ変調器Info
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- JPH01289320A JPH01289320A JP63119565A JP11956588A JPH01289320A JP H01289320 A JPH01289320 A JP H01289320A JP 63119565 A JP63119565 A JP 63119565A JP 11956588 A JP11956588 A JP 11956588A JP H01289320 A JPH01289320 A JP H01289320A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアナログ・ディジタル変換器のうち歪の発生を
低減したデルタ変調器に関するものである。
低減したデルタ変調器に関するものである。
従来の技術
デルタ変調器はアナログ・ディジタル変換器の一種であ
シ、一定時間ごとに標本化する際の各標本間の差分に着
目し、この情報を符号化すると共にこの符号化のために
生じた量子化誤差を後続の標本によシ修正していくもの
である。
シ、一定時間ごとに標本化する際の各標本間の差分に着
目し、この情報を符号化すると共にこの符号化のために
生じた量子化誤差を後続の標本によシ修正していくもの
である。
以下、図面を参照しながら上述したような従来のデルタ
変調器について説明を行う。第３図は従来のデルタ変調
器の構成を示したブロック図である。一般にデルタ変調
器は、第３図に示すように、アナログ信号入力端子２０
１．減算器２０２．比較器２ｏ３１局部復調器２ｏ４．
デルタ変調信号出力端子２０５からなシ、アナログ入力
信号に対して１標本化周期前に標本化した電位と比較し
て増加しているか、減少しているかという情報を１ピツ
トの符号で出力するものである。
変調器について説明を行う。第３図は従来のデルタ変調
器の構成を示したブロック図である。一般にデルタ変調
器は、第３図に示すように、アナログ信号入力端子２０
１．減算器２０２．比較器２ｏ３１局部復調器２ｏ４．
デルタ変調信号出力端子２０５からなシ、アナログ入力
信号に対して１標本化周期前に標本化した電位と比較し
て増加しているか、減少しているかという情報を１ピツ
トの符号で出力するものである。
アナログ信号入力端子２０１に入力されたアナログ信号
は減算器２０２に入力される。減算器２０２は前記アナ
ログ信号と１標本化周期前に標本化した電位である局部
復調器２０４の出力との差をとり比較器２０３に出力す
る。比較器２０３に入力される信号がある一定の基準電
位に対して大きければアナログ入力信号は増加しており
、比較器２０３は“１”をデルり変調信号出力端子２０
１５に出力する。比較器２０３に入力される信号が基準
電位に対して小さければアナログ入力信号は減少してお
り、比較器２０３は０”をデルタ変調信号出力端子２０
５に出力する。この１”。
は減算器２０２に入力される。減算器２０２は前記アナ
ログ信号と１標本化周期前に標本化した電位である局部
復調器２０４の出力との差をとり比較器２０３に出力す
る。比較器２０３に入力される信号がある一定の基準電
位に対して大きければアナログ入力信号は増加しており
、比較器２０３は“１”をデルり変調信号出力端子２０
１５に出力する。比較器２０３に入力される信号が基準
電位に対して小さければアナログ入力信号は減少してお
り、比較器２０３は０”をデルタ変調信号出力端子２０
５に出力する。この１”。
０”の符号がデルタ変調信号となる。一方、局部復調器
２０４では比１咬器２０３の出力であるデルタ変調信号
を復調しアナログ信号を減算器２０２に出力している。
２０４では比１咬器２０３の出力であるデルタ変調信号
を復調しアナログ信号を減算器２０２に出力している。
第４図は上述した従来のデルタ変調器の一例を示す回路
図である。アナログ信号入力端子２０６より入力された
アナログ信号はコンデンサ２０７を通して直流成分を除
去され、抵抗２０８を通して局部復調器２１５の出力か
ら抵抗２０９を通しだ信号と加算され、Ｄフリップフロ
ッグ２１３のＤ端子に入力される。ただし、局部復調器
２１５の入力にはＤフリップフロップ２１３の反転出力
（ＮＯ端子）を使用しているために、抵抗２０Ｂと抵抗
２０９は減算器と同じ効果になっている。
図である。アナログ信号入力端子２０６より入力された
アナログ信号はコンデンサ２０７を通して直流成分を除
去され、抵抗２０８を通して局部復調器２１５の出力か
ら抵抗２０９を通しだ信号と加算され、Ｄフリップフロ
ッグ２１３のＤ端子に入力される。ただし、局部復調器
２１５の入力にはＤフリップフロップ２１３の反転出力
（ＮＯ端子）を使用しているために、抵抗２０Ｂと抵抗
２０９は減算器と同じ効果になっている。
次にＤフリップフロップ２１３は入力電位によってアナ
ログ入力信号が１標本化周期前に標本化した電位との比
較を行う。Ｄ端子の電位がスレッシュホールドレベルよ
り高電位ならばＱ端子に′１″を、ＮＯ端子に０”を出
力する。Ｄ端子の電位がスレッシュホールドレベルよシ
低電位ならばＱ端子に０″を、ＮＱ端子に１′を出力す
る。
ログ入力信号が１標本化周期前に標本化した電位との比
較を行う。Ｄ端子の電位がスレッシュホールドレベルよ
り高電位ならばＱ端子に′１″を、ＮＯ端子に０”を出
力する。Ｄ端子の電位がスレッシュホールドレベルよシ
低電位ならばＱ端子に０″を、ＮＱ端子に１′を出力す
る。
Ｄフリップ７０ツブ２１３のＱ端子より出力された信号
がデルタ変調信号であり、デルタ変調信号出力端子２１
４に出力される。一方、ＮＯ端子より出力された１″、
″○”が反転したデルタ変調信号は局部復調器２１５に
入力される。局部復調器２１６は抵抗２１１とコンデン
サ２１０で構成されており、′１”、Ｑ”に対応した電
位の入力によって抵抗２１１を介してコンデンサ２１０
に充放電をする。抵抗２１１とコンデンサ２１０の時定
数τが標本化周期Ｔに比べ非常に大きいとき、局部復調
器２１５は積分回路となり積分した結果が１標本化周期
前に標本化したアナログ入力信号の反転した電位となる
。
がデルタ変調信号であり、デルタ変調信号出力端子２１
４に出力される。一方、ＮＯ端子より出力された１″、
″○”が反転したデルタ変調信号は局部復調器２１５に
入力される。局部復調器２１６は抵抗２１１とコンデン
サ２１０で構成されており、′１”、Ｑ”に対応した電
位の入力によって抵抗２１１を介してコンデンサ２１０
に充放電をする。抵抗２１１とコンデンサ２１０の時定
数τが標本化周期Ｔに比べ非常に大きいとき、局部復調
器２１５は積分回路となり積分した結果が１標本化周期
前に標本化したアナログ入力信号の反転した電位となる
。
発明が解決しようとする課題
しかしながら、上述した従来のデルタ変調器ではＤフリ
ップフロップの特性１歪を発生してしまうという問題点
を持っていた。以下歪の発生について説明する。
ップフロップの特性１歪を発生してしまうという問題点
を持っていた。以下歪の発生について説明する。
第６図はアナログ入力信号がゼロのときの（ａ）クロッ
ク信号、（ｂ）理想的なデルタ変調器のＤフリップフロ
ップのＤ端子入力信号、（０）理想的なデルタ変調器の
ＤフリップフロップのＱ端子の出力信号、（ｄ）従来の
デルタ変調器におけるＤフリップフロップのＤ端子入力
信号（第４図のＢ点）、（ｅ）従来のデルタ変調器にお
けるＤフリップフロップのＱ端子の出力信号（第４図の
０点）の−例を示す波形図である。アナログ入力信号が
ゼロの場合、理想的には出力されるデルタ変調信号は第
５図（Ｃ）のようにＤフリップフロップに供給されるク
ロック信号の立ち上がシごとに１”、０′を繰り返す信
号となる。あるクロックの立ち上がシ時に、Ｄフリップ
フロップのＤ端子の入力信号がスレッシュホールドレベ
／Ｌ’ Ｖ Ｔ Ｈよシ高電位であった場合、Ｑ端子か
らは”１”が出力され、ＮＱ端子からは′０″が出力さ
れる。ＮＱ端子からｎ ｏ ＩＩが出力されると局部変
調器では局部復調器の抵抗とコンデンサで決まる時定数
で放電が行われ、ＤフリップフロッグのＤ端子の入力信
号は下降しはじめｖＴＨより低電位となる。そして次の
クロックの立ち上がりではＤフリップフロップのＤ端子
の電位がｖＴＨより低電位なのでＱ端子からは０′が出
力され、ＮＯ端子からは１″が出力される。
ク信号、（ｂ）理想的なデルタ変調器のＤフリップフロ
ップのＤ端子入力信号、（０）理想的なデルタ変調器の
ＤフリップフロップのＱ端子の出力信号、（ｄ）従来の
デルタ変調器におけるＤフリップフロップのＤ端子入力
信号（第４図のＢ点）、（ｅ）従来のデルタ変調器にお
けるＤフリップフロップのＱ端子の出力信号（第４図の
０点）の−例を示す波形図である。アナログ入力信号が
ゼロの場合、理想的には出力されるデルタ変調信号は第
５図（Ｃ）のようにＤフリップフロップに供給されるク
ロック信号の立ち上がシごとに１”、０′を繰り返す信
号となる。あるクロックの立ち上がシ時に、Ｄフリップ
フロップのＤ端子の入力信号がスレッシュホールドレベ
／Ｌ’ Ｖ Ｔ Ｈよシ高電位であった場合、Ｑ端子か
らは”１”が出力され、ＮＱ端子からは′０″が出力さ
れる。ＮＱ端子からｎ ｏ ＩＩが出力されると局部変
調器では局部復調器の抵抗とコンデンサで決まる時定数
で放電が行われ、ＤフリップフロッグのＤ端子の入力信
号は下降しはじめｖＴＨより低電位となる。そして次の
クロックの立ち上がりではＤフリップフロップのＤ端子
の電位がｖＴＨより低電位なのでＱ端子からは０′が出
力され、ＮＯ端子からは１″が出力される。
ＮＯ端子から′１”が出力されると局部復調器では充電
が行われ、ＤフリップフロップのＤ端子の入力電位は上
昇しはじめｖＴＨより高電位になる。
が行われ、ＤフリップフロップのＤ端子の入力電位は上
昇しはじめｖＴＨより高電位になる。
このような繰り返しによって理想的な動作ではＤフリッ
プフロップのＱ端子からは１”、０”が繰り返し出力さ
れる。
プフロップのＱ端子からは１”、０”が繰り返し出力さ
れる。
しかしながら、従来のデルタ変調器において実際のＤフ
リップフロップではクロック信号の立ち上がりからＱ端
子やＮＱ端子に出力されるまでに遅延Δｔが存在するた
めにデルタ変調信号であるＤ７１ＪツブフロップのＤ端
子から１”、０”が交互に出力されない状態が発生する
。第６図（ｄ）に示すように、あるクロックの立ち上が
り時にＤフリップフロップのＤ端子の入力信号がスレッ
シュホールドレベルｖＴＨより高電位であった場合、遅
延Δｔが存在するためにＮＱ端子からはΔｔだけ遅れて
から０”が出力される。従ってＤフリップフロップのＤ
端子の入力信号はΔｔだけ遅れて電位が下降しはじめる
。このとき次のクロックの立ち上がり時においてもＤ端
子の入力信号がｖＴＨよりまだ高電位になっている状態
が発生する。Ｄ端子の入力信号がｖＴＨより高電位のと
きには再びＮＱ端子から”ｏ”が出力され、Ｄ端子の電
位はさらに下降し続ける。次のクロックの立ち上がり時
にはＤ端子の入力信号はｖＴＨよシ低電位になりＮＯ端
子からΔｔだけ遅れて１”が出力されるが、さらに次の
クロックの立ち上がりでも遅延Δｔのために再び１”が
ＮＱ端子から出力される。つまり、Ｄフリップフロップ
においてクロックの立ち上がシからＮＯ端子に出力され
るまでの遅延が存在するためにデルタ変調信号であるＱ
端子の出力は′１”、′０″が交互になるのではなく、
１”、１”、′ｏ″、″Ｏ”のような繰り返しになり、
理想動作ではなくなる。
リップフロップではクロック信号の立ち上がりからＱ端
子やＮＱ端子に出力されるまでに遅延Δｔが存在するた
めにデルタ変調信号であるＤ７１ＪツブフロップのＤ端
子から１”、０”が交互に出力されない状態が発生する
。第６図（ｄ）に示すように、あるクロックの立ち上が
り時にＤフリップフロップのＤ端子の入力信号がスレッ
シュホールドレベルｖＴＨより高電位であった場合、遅
延Δｔが存在するためにＮＱ端子からはΔｔだけ遅れて
から０”が出力される。従ってＤフリップフロップのＤ
端子の入力信号はΔｔだけ遅れて電位が下降しはじめる
。このとき次のクロックの立ち上がり時においてもＤ端
子の入力信号がｖＴＨよりまだ高電位になっている状態
が発生する。Ｄ端子の入力信号がｖＴＨより高電位のと
きには再びＮＱ端子から”ｏ”が出力され、Ｄ端子の電
位はさらに下降し続ける。次のクロックの立ち上がり時
にはＤ端子の入力信号はｖＴＨよシ低電位になりＮＯ端
子からΔｔだけ遅れて１”が出力されるが、さらに次の
クロックの立ち上がりでも遅延Δｔのために再び１”が
ＮＱ端子から出力される。つまり、Ｄフリップフロップ
においてクロックの立ち上がシからＮＯ端子に出力され
るまでの遅延が存在するためにデルタ変調信号であるＱ
端子の出力は′１”、′０″が交互になるのではなく、
１”、１”、′ｏ″、″Ｏ”のような繰り返しになり、
理想動作ではなくなる。
以上の例ではアナログ入力信号がゼロの場合について述
べたが、入力信号がゼロでない場合この１”、１”、０
”、′０″の繰り返しが歪となって発生する。第４図の
従来のデルタ変調器の回路図におけるＡ点の電位がＤフ
リップフロップ２１３のスレッシュホールドレペ／Ｌ’
Ｖ ＴＨの近くになっているときに１”、′１”、′
０”。
べたが、入力信号がゼロでない場合この１”、１”、０
”、′０″の繰り返しが歪となって発生する。第４図の
従来のデルタ変調器の回路図におけるＡ点の電位がＤフ
リップフロップ２１３のスレッシュホールドレペ／Ｌ’
Ｖ ＴＨの近くになっているときに１”、′１”、′
０”。
０”の繰り返しが発生しやすく、電源電圧ｅｓＶ。
ｖ’ｒＩ（２，５Ｖ 、 ＮＯ端子出力が１”のとき５
Ｖ。
Ｖ。
０”のときｏＶのＤフリップフロップを用いて、アナロ
グ信号入力端子に正弦波を入力した場合、Ａ点では正弦
波の傾きの絶対値が最も大きい点が２．５ｖの電位とな
るため、この点で歪が発生し、デルタ変調信号には２次
高調波歪が発生してしまう。
グ信号入力端子に正弦波を入力した場合、Ａ点では正弦
波の傾きの絶対値が最も大きい点が２．５ｖの電位とな
るため、この点で歪が発生し、デルタ変調信号には２次
高調波歪が発生してしまう。
本発明はこのような従来の問題点を解消するものであり
、歪の発生を低減した高性能なデルタ変調器を提供する
ものである。
、歪の発生を低減した高性能なデルタ変調器を提供する
ものである。
課題を解決するための手段
この目的を達成するために、本発明のデルタ変調器はア
ナログ信号入力端子と比較器の間にアナログ入力信号の
直流バイアスを制御するバイアス回路を設けたことを特
徴としている。
ナログ信号入力端子と比較器の間にアナログ入力信号の
直流バイアスを制御するバイアス回路を設けたことを特
徴としている。
作用
本発明は上記した構成により、直流バイアスを制御する
ことによって、比較器の入力信号の電位の上昇時の傾き
の絶対値と下降時の傾きの絶対値を異ならしめ、比較器
の入力信号の電位が下降している場合、傾きの絶対値が
小さく比較器入力信号は何回か連続して比較器基準電位
に対して高電位になる。従って遅延によって比較器が連
続して１”を出力する場合が発生してもデルタ変調信号
はもともと何回か連続して１”となっているので１回の
連続による相対的誤差は小さくなり、歪発生は小さくな
る。
ことによって、比較器の入力信号の電位の上昇時の傾き
の絶対値と下降時の傾きの絶対値を異ならしめ、比較器
の入力信号の電位が下降している場合、傾きの絶対値が
小さく比較器入力信号は何回か連続して比較器基準電位
に対して高電位になる。従って遅延によって比較器が連
続して１”を出力する場合が発生してもデルタ変調信号
はもともと何回か連続して１”となっているので１回の
連続による相対的誤差は小さくなり、歪発生は小さくな
る。
また比較器の入力信号の電位が上昇している場合、傾き
の絶対値が大きくなり標本化周期と遅延との間に比較器
の基準電位よシ高電位になる確率が高くなり、連続して
”ｏ”を出力する確率が下がる。従って歪の発生が低減
でき、高性能なデルタ変調器が実現できる。
の絶対値が大きくなり標本化周期と遅延との間に比較器
の基準電位よシ高電位になる確率が高くなり、連続して
”ｏ”を出力する確率が下がる。従って歪の発生が低減
でき、高性能なデルタ変調器が実現できる。
実施例
以下、本発明の一実施例におけるデルタ変調器について
図面を参照して説明する。第１図は本発明の一実施例に
おけるデルタ変調器の回路図である。なお、第１図に示
す本実施例のデルタ変調器は基本的には従来のデルタ変
調器と同じ構成であるので、同一構成部分には同一番号
を付して詳細な説明を省略する。
図面を参照して説明する。第１図は本発明の一実施例に
おけるデルタ変調器の回路図である。なお、第１図に示
す本実施例のデルタ変調器は基本的には従来のデルタ変
調器と同じ構成であるので、同一構成部分には同一番号
を付して詳細な説明を省略する。
第１図において、２０７はアナログ入力信号の直流成分
を除去するコンデンサであり、１ｏ１はアナログ入力信
号の直流バイアスを制御する抵抗、１０２は直流電圧源
、１０３はバイアス回路である。
を除去するコンデンサであり、１ｏ１はアナログ入力信
号の直流バイアスを制御する抵抗、１０２は直流電圧源
、１０３はバイアス回路である。
第４図に示した従来例のデルタ変調器のように本発明の
実施例も局部復調器２１６の出力とアナログ入力信号と
を加算するのであるが、抵抗１ｏ１゜直流電圧源１０２
が存在するために抵抗２０８゜抵抗２０９を通じて電流
が流れ、局部復調器２１６のコンデンサ２１０への充放
電による局部復調器２１５の出力電位の増加、減少する
際の時間変化の傾きの絶対値が異なってくる。つまりＤ
フリップフロップ２１３のＤ端子の入力電位は、上昇時
の傾きの絶対値が大きくなり、下降時の傾きの絶対値が
小さくなる。
実施例も局部復調器２１６の出力とアナログ入力信号と
を加算するのであるが、抵抗１ｏ１゜直流電圧源１０２
が存在するために抵抗２０８゜抵抗２０９を通じて電流
が流れ、局部復調器２１６のコンデンサ２１０への充放
電による局部復調器２１５の出力電位の増加、減少する
際の時間変化の傾きの絶対値が異なってくる。つまりＤ
フリップフロップ２１３のＤ端子の入力電位は、上昇時
の傾きの絶対値が大きくなり、下降時の傾きの絶対値が
小さくなる。
第２図は本実施例のデルタ変調器におけるアナログ入力
信号がゼロのときの（ａ）比較器の標本化クロック信号
、（ｂ）比較器入力信号、（Ｃ）出力されるデルタ変調
信号の一例を示す波形図である。第２図（ｂ）かられか
るように、直流バイアスを制御することによって比較器
入力信号の電位の上昇時の傾きの絶対値と下降時の傾き
の絶対値が異なってくる。
信号がゼロのときの（ａ）比較器の標本化クロック信号
、（ｂ）比較器入力信号、（Ｃ）出力されるデルタ変調
信号の一例を示す波形図である。第２図（ｂ）かられか
るように、直流バイアスを制御することによって比較器
入力信号の電位の上昇時の傾きの絶対値と下降時の傾き
の絶対値が異なってくる。
比較器入力信号の電位が下降している場合、傾きの絶対
値が小さく比較器入力信号は何回か連続して比較器基準
電位に対して高電位になる。従って遅延によって比較器
が連続して１″を出力する場合が発生してもデルタ変調
信号はもともと何回か連続して１”となっているので１
回の連続による相対的誤差は小さくなり、歪発生は小さ
くなる。また比較器入力信号の電位が上昇している場合
、傾きの絶対値が大きくなり標本化周期Ｔと遅延Δｔの
間（Ｔ−Δｔ）に比較器基準電位よシ高電位になる確率
が高くなり、連続して”０”を出力する確率が下がる。
値が小さく比較器入力信号は何回か連続して比較器基準
電位に対して高電位になる。従って遅延によって比較器
が連続して１″を出力する場合が発生してもデルタ変調
信号はもともと何回か連続して１”となっているので１
回の連続による相対的誤差は小さくなり、歪発生は小さ
くなる。また比較器入力信号の電位が上昇している場合
、傾きの絶対値が大きくなり標本化周期Ｔと遅延Δｔの
間（Ｔ−Δｔ）に比較器基準電位よシ高電位になる確率
が高くなり、連続して”０”を出力する確率が下がる。
従ってＤフリップフロップ２１３の遅延による歪の発生
が低減でき、高性能なデルタ変調器が実現できる。
が低減でき、高性能なデルタ変調器が実現できる。
以上のように、アナログ入力信号の直流バイアスを制御
することによって、歪発生を低減した高性能なデルタ変
調器とすることができる。
することによって、歪発生を低減した高性能なデルタ変
調器とすることができる。
なお、本実施例ではアナログ入力信号の直流成分を除去
するコンデンサ２０７の直後で抵抗１ｏ１を介して定電
圧源に接続しアナログ入力信号のバイアスを制御したが
、Ｄフリップフロップ２１３のＤ端子入力部に抵抗を介
して定電圧源に接続してバイアス制御を行っても同様な
効果が得られる。
するコンデンサ２０７の直後で抵抗１ｏ１を介して定電
圧源に接続しアナログ入力信号のバイアスを制御したが
、Ｄフリップフロップ２１３のＤ端子入力部に抵抗を介
して定電圧源に接続してバイアス制御を行っても同様な
効果が得られる。
発明の詳細
な説明したように、本発明のデルタ変調器はアナログ入
力信号の直流バイアスを制御するバイアス回路によって
、素子の遅延特性のために発生する歪を低減することを
可能としたものである０
力信号の直流バイアスを制御するバイアス回路によって
、素子の遅延特性のために発生する歪を低減することを
可能としたものである０
第１図は本発明の一実施例におけるデルタ変調器の回路
図、第２図はアナログ入力信号がゼロのときの（ａ）標
本化クロック信号、（ｂ）本発明のデルタ変調器のＤフ
リップフロップのＤ端子入力信号、（Ｃ）本発明のデＭ
り変調器のＤフリップフロップのＱ端子出力信号の波形
図、第３図は従来のデルタ変調器を示すブロック図、第
４図は従来例におけるデルタ変調器の回路図、第５図は
アナログ入力信号がゼロのときの（ａ）標本化クロック
信号、（ｂ）理想的なデルタ変調器のＤフリップフロッ
プのＤ端子入力信号、（ＣＩ）理想的なデルタ変調器の
ＤフリップフロップのＱ端子出力信号、（ｄ）従来例に
おけるデルタ変調器のＤフリップフロップのＤ端子入力
信号、（ｅ）従来例におけるデルタ変調器のＤフリップ
フロップのＱ端子出力信号の波形図である。 １０１・・・・・・バイアス回路用抵抗、１０２・・・
・・・直流電圧源、２０６・・・・・・アナログ信号入
力端子、２１２・・・・・・標本化クロック入力端子、
２１３・・・・・・Ｄフリップフロップ、２１４・・・
・・・デルタ変調信号出力端子、２１５・・・・・・局
部復調器、２０１・・・・・・アナログ信号入力端子、
２０２・・・・・・減算器、２０３・・・・・・比較器
、２０４・・・・・・局部復調器、２０６・・・・・・
デルタ変調信号出力端子、Ｔ・・・・・・標本化クロッ
クの周期、ｖＴＨ・・・・・・Ｄフリップフロップのス
レッシュホールドレベル、Δｔ・・・・・・Ｄフリップ
フロップのクロック二ＮＱ遅延時間。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１０
ｊ−・・バイアス回路 ２０６−° ア六ログ信号入力鳴子 、２１２−・・標本化クロック入力ｊ％チ２１３−Ｄフ
シ・ツブフロップ Ｆ！＋４− ヂルり変調傳予七力貞酷子第１図ｚ＋５
−４’ＲａｔＲＡ 乙ｔ−Ｄフリップフロダブの遵ルーＩＦＩ’１ＪＩＦ！
Ｉ５−局部ｎ＊ａ
図、第２図はアナログ入力信号がゼロのときの（ａ）標
本化クロック信号、（ｂ）本発明のデルタ変調器のＤフ
リップフロップのＤ端子入力信号、（Ｃ）本発明のデＭ
り変調器のＤフリップフロップのＱ端子出力信号の波形
図、第３図は従来のデルタ変調器を示すブロック図、第
４図は従来例におけるデルタ変調器の回路図、第５図は
アナログ入力信号がゼロのときの（ａ）標本化クロック
信号、（ｂ）理想的なデルタ変調器のＤフリップフロッ
プのＤ端子入力信号、（ＣＩ）理想的なデルタ変調器の
ＤフリップフロップのＱ端子出力信号、（ｄ）従来例に
おけるデルタ変調器のＤフリップフロップのＤ端子入力
信号、（ｅ）従来例におけるデルタ変調器のＤフリップ
フロップのＱ端子出力信号の波形図である。 １０１・・・・・・バイアス回路用抵抗、１０２・・・
・・・直流電圧源、２０６・・・・・・アナログ信号入
力端子、２１２・・・・・・標本化クロック入力端子、
２１３・・・・・・Ｄフリップフロップ、２１４・・・
・・・デルタ変調信号出力端子、２１５・・・・・・局
部復調器、２０１・・・・・・アナログ信号入力端子、
２０２・・・・・・減算器、２０３・・・・・・比較器
、２０４・・・・・・局部復調器、２０６・・・・・・
デルタ変調信号出力端子、Ｔ・・・・・・標本化クロッ
クの周期、ｖＴＨ・・・・・・Ｄフリップフロップのス
レッシュホールドレベル、Δｔ・・・・・・Ｄフリップ
フロップのクロック二ＮＱ遅延時間。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１０
ｊ−・・バイアス回路 ２０６−° ア六ログ信号入力鳴子 、２１２−・・標本化クロック入力ｊ％チ２１３−Ｄフ
シ・ツブフロップ Ｆ！＋４− ヂルり変調傳予七力貞酷子第１図ｚ＋５
−４’ＲａｔＲＡ 乙ｔ−Ｄフリップフロダブの遵ルーＩＦＩ’１ＪＩＦ！
Ｉ５−局部ｎ＊ａ
Claims (1)
- アナログ信号入力端子より入力された入力信号と局部復
調信号との差をとる減算器と、前記減算器の出力を標本
化しデルタ変調信号に変換する比較器と、前記比較器の
出力をアナログ信号に復調し局部復調信号を出力する局
部復調器とを備え、前記アナログ信号入力端子と比較器
の間にアナログ入力信号の直流バイアスを制御するバイ
アス回路を設けたことを特徴とするデルタ変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11956588A JPH0787378B2 (ja) | 1988-05-17 | 1988-05-17 | デルタ変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11956588A JPH0787378B2 (ja) | 1988-05-17 | 1988-05-17 | デルタ変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01289320A true JPH01289320A (ja) | 1989-11-21 |
| JPH0787378B2 JPH0787378B2 (ja) | 1995-09-20 |
Family
ID=14764482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11956588A Expired - Lifetime JPH0787378B2 (ja) | 1988-05-17 | 1988-05-17 | デルタ変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787378B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3576461B2 (ja) | 2000-05-22 | 2004-10-13 | シャープ株式会社 | ディジタルスイッチング増幅器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9253657B2 (en) | 2011-01-28 | 2016-02-02 | Mitsubishi Electric Corporation | Wireless communication device and wireless communication system |
-
1988
- 1988-05-17 JP JP11956588A patent/JPH0787378B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787378B2 (ja) | 1995-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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