JPH02115774A - ジッタ・タイミング測定方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、タイミング測定方法、特に、経路の違い、温
度変化等により生じる多ビット・デジタル・ワードの各
ビットにおけるデータ・エツジのジッタを測定するため
に、ジッタ表示を行うジッタ・タイミング測定方法に関
する。

［従来の技術］ 電子工学の分野において、設計が完全にもかかわらず、
実際の動作が完全でないことが常にある。

温度により生じる電子のランダムな移動による電気ノイ
ズは、室温では除去できない。このような総ての電気ノ
イズにより、タイミング又はデータ・ピント・パルスで
は、あるパルスから次のパルスにかけて数ナノ秒のジッ
タが生じる。また、各データ・ビット経路又はタイミン
グ・パルス経路の長さがわずかに異なっているので、ジ
ッタの他に、各経路に応じて、基準値からの平均偏差が
生じる。ＣＣＩＲ−６０１標準で定められた如きデジタ
ル・ビデオ・テレビジョン・システムにおいては、デー
タをデジタル・ワードの形態で処理し、各ビットを独立
した導電路により伝送する。経路の違い及びその他の要
素により、データ・ワードを構成するデジタル・ビット
に、互いにスキューが生じると共に、そのデータに関連
したデータ・クロックとの間にもスキューが生じる。理
想的には、データ・クロックの各クロック・パルスの前
縁は、データ・ワードの各デジタル・ビットの中間にて
正確に生じる。デジタル・テレビジョン標準には、デー
タ・クロックのジッタが＋／−３カー３ナフ 対するデータ・デジタル・ビットのジッタ及びスキュー
の制限は、十／ー８ナノ秒である。

［発明が解決しようとする課題］ 実際の電子処理システムにおいて生じる理想との差を判
断し、デジタル・システムがその規格内で動作している
かを、操作者が判断できるように表示する手段が望まれ
ている。

したがって、本発明の目的は、データ・ワード処理経路
の各デジタル・ビット線において、実際と理想との間の
スキューを求め、その結果をジッタ表示として表示でき
るジッタ・タイミング測定方法の提供にある。

［課題を解決するための手段及び作用］本発明によれば
、データ・ワード形式の人力データをタイミング・レジ
スタに入力する。このタイミング・レジスタは、入力デ
ータに関連したデータ・クロックから得たクロック信号
によりクロックされる。すなわち、人力データをクロッ
ク信号によりサンプリングする。なお、このクロック信
号は、プログラムにより順次遅延されている。

人力信号がテレビジョン信号ならば、同じデータを含む
多くの水平ラインにわたってサンプリングを行なう。そ
して、サンプリングしたピントの２進値が、遅延された
クロック信号による各サンプリング時点に対して総て１
か、又はＯかを判断することにより、一方の２進状態か
ら他方の状態へのデータ・ワード間の遷移（エツジ）を
検出するまで、クロック信号の遅延をプログラムにより
変化させる。複数サイクルにわたる対応サンプリング時
点の総ての２進値がもはや１状態でなくなる時の遅延時
間が、ジッタ範囲の初め（ジッタ表示期間の開始）を表
し、対応サンプリング時点の総ての２進値がもはや反対
の状態になる時の遅延時間が、ジッタ範囲の終わり（ジ
ッタ表示期間の終了）を表す。このジッタ範囲（シック
表示期間）を棒状の形式で表示スクリーン上に示す。な
お、棒の長さは、ジッタ期間の開始時点及び終了時点の
差の時間に等しい。データ・クロックと、このデータ・
クロックにより低帯域位相ロック・ループにより得た非
常に安定したクロックとを比較して、データ・クロック
自体のジッタも測定し、かかるデータ・クロック・ジッ
タをデジタル・ビットの線と共に表示する。その結果表
示により、データ・クロック・ジッタとデータ経路の差
は、特定のデジタル・ビデオ標準の許容限界内かを示す
。

本発明の目的、効果及びその他の新規な特徴は、添付図
を参照した以下の詳細説明より明かになろう。

［実施例］ デジタル・テレビジョン標準は、アナログ・テレビジョ
ン信号を一連のデジタル・データ・ワードとして表すが
、各データ・ワードは、テレビジョン画像の水平ライン
部分を表す。テレビジョン信号の各水平ラインを、第２
図に示す如（、アクティブ・ビデオ部分及び水平ブラン
キング部分に分ける。各アクティブ・ビデオ部分の終わ
りにて、データ・ワードのアクティブ・ビデオ・グルー
プの終わりを示すワード（ＥＡＶ）を発生し１、各アク
ティブ・ビデオ部分の開始にて、データ・ワードのアク
ティブ・ビデオ・グループの開始を表すワード（ＳＡＶ
）を発生ずる。ＥＡＶ及び５ＡＶ（７）データ・”）−
ドには、（ＦＦ、００，００゜５ＴＡＴＵＳ）の如き独
特のフォーマットがある（第４図の最上段のデータを参
照）。なお、５ＴＡＴＵＳは、そのグループがＥＡＶで
あるかＳＡＶであるかを示すと共に、垂直ブランキング
部分の間にアクティブ・ビデオ部分が存在するか否かを
示す。各ワードの継続期間の中央にて、データ・クロッ
ク信号により各データ・ワードをサンプリングするのが
理想的である。すなわち、各データ・ワードの継続期間
が４０ナノ秒ならば、データ・クロックの前縁は、デー
タ・ワード前縁から２０ナノ秒後に続き、有効なデータ
を確実に処理できるようにする。

第１図は、本発明を用いたタイミング測定システムのブ
ロック図である。バッファ増幅器（１０）は、差動入力
として、データ・クロック及び並列データ・ビットの形
式のデータ・ワードを受ける。

このバッファ増幅器は、差動入力をシングル・エンド出
力に変換する。バッファ増幅器（１０）からのシングル
・エンド出力をデータ人力として、タイミング・レジス
タ（１２）に入力すると共に、データ・ワードを表すシ
ングル・エンド出力をデータ入力としてデータ・レジス
タ（１４）にも入力する。バッファ増幅器（１０）から
のデータ・クロック信号を用いて、データ・レジスタ（
１４）へのデータ・ビット信号をクロックすると共に、
プログラマブル・クロック遅延回路（１６）にも人力す
る。この遅延回路（１６）は、タイミング・レジスタ（
１２）へのシングル・エンド出力をクロック、即ちサン
プリングする。データ・レジスタ（１４）からのデータ
を同期検出回路（１８）に入力する。この同期検出回路
は、従来技術で知られているように、データ・ワードか
ら独特なＥＡＶ及びＳＡＶワードを捜す。また、従来技
術で知られているように、これらデータ・ワードを、同
期点を識別するのに必要なりロック・サイクルだけ遅延
させ、データ・クロック信号と共に標準ビデオ・デコー
ダ（図示せず）に供給して、ルミナンス成分及び２つの
クロミナンス差成分に変換する。同期点が識別され、同
期発生器（２０）に入力されて複合同期信号を発生する
際、同期検出回路（１８）からは同期クロックが発生す
る。この複合同期信号は、デコーダされたビデオと最終
的に組合わされ、ビデオ表示モニタ上に表示される。こ
の同期クロックをカウンタ（２２）に入力して、このカ
ウンタをリセットすると、このカウンタはデータ・クロ
ックを計数する。なお、この計数は、制御器（２４）で
決まる計数値に達するまで、データ・ワードの数を計数
するのと等価である。所定の計数値に達すると、カウン
タ（２２）は、タイミング基準信号（ＴＲ３）、即ちウ
ィンドウ信号を発生し、これを捕獲レジスタ（２６）に
入力する。よって、タイミング・レジスタ（１２）から
のデータを捕獲レジスタ（２６）が捕獲して、制御器（
２４）により処理される。この制御器（２４）は、遅延
回路（１６）におけるクロック遅延量も制御する。

位相遅延回路（１６）を第３図に詳細に示す。

データ・クロックを２段の移相器（２６）に入力する。

この移相器（２６）は、制御器（２４）が決める量だけ
データ・クロックをシフトさせるので、前縁がデータ・
ワード間の遷移に近づく。移相器（２６）の第１段から
の位相シフトされたクロックを第２段に人力して、更に
遅延を行い、タイミング・レジスタ（■２）に入力する
遅延クロックを発生する。位相ロック・ループ（ＰＬＬ
）（３０）も位相遅延回路（１６）に含まれており、二
の位相ロック・ループは、移相器（２６）の第１段から
の位相シフト・クロックを受ける。また、位相ロック・
ループ（３０）は、低帯域応答なので、入力におけるク
ロック信号のジッタは、出力に反映しない。よって、本
質的にジッタのない安定なりロック信号を発生する。次
に、この安定したクロック信号をタイミング・レジスタ
（１２）に入力して、クロック・データ入力信号との比
較を行い、クロック・ジッタの量を判断する。１対のゲ
ー）（３２）及び（３４）を制御器からのＬＯＯＰ　　
ＥＮ信号でイネーブルするので、位相ロック・ループ（
３０）の出力がイネーブル（選択）されたとき、遅延し
た安定なりロックがタイミング・レジスタ（１２）に入
力され、データ・クロック人力と比較される。また、位
相ロック・ループ（３０）が制御器（２４）によりディ
スエーブルされたとき、移相器（２６）からの遅延され
たクロックがゲー）（３２）を介してタイミング・レジ
スタ（１２）に人力され、データ・ワードの各データ・
ビットと比較される。

動作において、制御器（２４）は、入力データ・ビット
信号に関連する人力データ・クロック信号を移動、即ち
遅延させるタイミング検索アルゴリズムを用いる。この
検索アルゴリズムは、デジタル・テレビジョン信号のタ
イミング基準信号の（ＦＦ、００）遷移の如き既知の値
のデータ・ワードに対して動作する。スキュー時間（ク
ロック遅延変化期間中）に、各サイクルの対応サンプリ
ング時点の任意のサンプル・データ値に変化があり、こ
のときのスキュー時間が記録されるまで、クロ６ツクを
スキューする（クロック遅延を変化させる）。各サイク
ルの対応サンプリング時点の総てのサンプル・データ値
が完全に逆の状態に変化するまで、クロックを更にスキ
ューさせ、スキュー時間を再び記録する。これら２つの
スキュー時間を表示アルゴリズムで処理する。この表示
アルゴリズムは、基準点に対して、即ち、データ・クロ
ック・パルスの前縁に対して、わずかな領域に２つのス
キュー時間の間隔を示す。

時間測定システムを初期化すると、制御器（２４）は、
データ・クロック信号の前縁に応じた基準点を確立し、
基準点としてのクロック前縁に対応する遅延回路（１６
）の遅延計数値を決定する。同期検出回路（１８）から
の同期クロック信号は、制御カウンタ（２２）の計数を
開始させる。このカウンタ（２２）は、その計数値が制
御器のロードした所定計数値に達すると、Ｔ’ＲＳパル
スを制御器（２４）に出力する。このＴＲＳパルスによ
り、制御器（２４）はタイミング・レジスタ（１２）か
らデータ・クロック値を読取り、その後、制御器は、カ
ウンタ（２２）に次のサンプリング用の所定計数値を再
ロードする。この方法で、データの各サイクルの対応サ
ンプリング時点のＮ個のサンプルを読出した後、位相遅
延回路（１６）への遅延計数値を増分し、新たな組のＮ
個のサンプルを得る。総てのサンプル値が１状態のとき
、ビット値の終わりにまだ達しておらず、この遅延値は
記録されない。１組のサンプル内の少なくとも１つのサ
ンプル値が異なる状態になると、ジッタ（スキュー）範
囲の一方の限界時間値として遅延計数値を記録する。複
数サイクルの対応サンプリング時点における総てのサン
プル値が逆の状態になるまで、遅延計数を増分し続け、
更にサンプル値を得る。この点で、遅延計数をジッタ範
囲の他方の限界時間値として蓄積する。２つの限界の遅
延計数の平均値は、基準点、即ち、データ・クロック信
号の前縁となる。

上述の如く、この確立した基準点により、データ信号の
各ビットを同様にサンプリングし、制御器（２４）から
の遅延計数値によりスキュー（ジッタ）範囲の限界を求
める。データ・ピント・スキューは、蓄積した遅延計数
値が表すスキュー時間の限界の平均と、基準点との差で
あり、データ・クロック信号に対するデータ・ビット・
ジッタは、遅延計数値の限界の範囲で表せる。各ビット
経路に対するスキュー時間範囲の限界の測定結果の配列
は、次式に応じて、液晶表示器又は陰極線管の如き適当
な表示装置上に表示するため、ピクセルに変換される。

叶＝（ＤＣｏＵＮＴ　−ＣＣ／２　＋　ＰＳ）　（Ｋｌ
）　（Ｋ２）なお、ＤＰは、表示器の水平軸に沿ったビ
クセルの表示位置であり、ＤＣＯｔｌＮＴは、配列から
の遅延計数値と遅延計数の基準点との差であり、ＣＣは
、遅延計数の１クロック期間であり、ＰＳは、クロック
基準点とデータ・ビット経路との間の遅延計数差として
の経路スキューであり、Ｋｌは、１計数当たりのピコ秒
の定数であり、Ｋ２は、ピコ秒当たりのピクセルの定数
である。

位相ロック・ループ（３０）をオンとし、適当なゲート
（３４）をイネーブルする制御２３（２４）により、ク
ロック・ジッタの判断を行う。同様な方法で、移相器（
２６）の第１段へ種々の遅延計数入力を与えて、位相ロ
ック・ループ（３０）からの安定したクロックをデータ
・クロック信号と比較し、データ・クロック・ジッタ範
囲を表す遅延計数の限界を得る。

その結果の表示を第５図に示す。この第５図は、表示ス
クリーン（４０）の表示であり、上側には限界を示す時
間目盛り（４２）があり、識別子（４４）の列は、水平
ラインに関連した各データ・ビット及びクロックを示し
、下側にはクロック・ジッタ限界指示（４６）がある、
経路スキュー（４８）は、中黒の棒として各データ・ビ
ット経路毎に示される。この棒は、クロックに対し最新
のＮ個のサンプルの経路スキューの範囲を表す。

クロック・ジッタ（５０）も同様に表す。１対の垂直カ
ーソル（５２）は、測定を開始してからのデータ・ビッ
トに対する経路スキュー範囲の限界値を表し、黒点（５
４）は、限界値を発生した経路を示す。よって、この表
示は、データ・ビット経路の最新の経路スキュー範囲は
、−２〜１（Ｄｏ）、−１〜１　（Ｄｉ）、３〜４　（
Ｄ２＞、−１（Ｄ３）、Ｏ〜５　（Ｄ４）、Ｏ〜１　（
Ｄ５）、２〜３　（Ｄ６）及び１〜３　（０７）であり
、クロック・ジッタは、−１及び０の範囲である。経路
の限界スキューは、Ｄ２の−５とＤ５の７である。

これは、単一の表示により、短期間のスキューと長期間
のスキューの両方を示している。

し発明の効果］ したがって、本発明によれば、デジタル同期エツジを検
出し、２つのデジタル・ワード間の遷移を検出し、複数
回のクロック遅延においてサンプリングして各データ・
ビット経路の経路スキューの範囲を正確に求め、各デー
タ・ビット経路の求めた結果を適切な表示器に表示する
ことにより、経路スキュー及びクロック・ジッタのタイ
ミングを測定する。クロック信号を、このクロック信号
から発生され遅延された安定なりロック信号と比較して
、同様に、クロック・ジッタも求めている。

よって、データ・ワード処理経路の各デジタル・ビット
・ラインにおいて、実際と理想との間のスキューを求め
、その結果をジッタ表示として表示できる。

【図面の簡単な説明】

第１図は本発明を用いるタイミング測定システムのブロ
ック図、第２図は典型的なテレビジョン・ビデオ信号の
タイミング図、第３図は第１図に用いるクロック遅延回
路のブロック図、第４図は第１図の動作を説明するタイ
ミング図、第５図は本発明による表示を表す図である。 （１０）はバッファ回路（１２）はタイミング・レジス
タ、（１４）はデータ・レジスタ、（１６）はクロック
遅延回路、（１８）は同期検出回路、（２０）は同期発
生回路、（２２）はカウンタ、（２４）は制御器、（２
６）は捕獲レジスタ、（４０）は表示器である。

Claims (1)

1. 【特許請求の範囲】 １、基準クロック信号に対するデジタル信号経路からの
   繰返し信号のジッタのタイミングを測定する方法であっ
   て、 複数の異なるサンプル時点の各々においてデジタル信号
   経路からの繰返し信号をサンプリングして、上記繰返し
   信号の複数サイクルの対応するサンプル時点毎の複数の
   サンプルを１つの組のサンプル値とし、 各組のサンプル値を試験して、総てのサンプル値が第１
   状態でない第１の組と、総てのサンプル値が第２状態で
   ある第２の組を求め、 上記基準クロック信号により決まる基準時点に対して、
   上記第１の組のサンプル時点と上記第２の組のサンプル
   時点との間の間隔を表示することを特徴とするジッタ・
   タイミング測定方法。 ２、入力クロック信号のジッタ・タイミングを測定する
   方法であって、 上記入力クロック信号より安定したクロック信号を発生
   し、 上記安定したクロック信号を順次遅延して得た複数の異
   なるサンプル時点の各々において上記入力クロック信号
   をサンプリングして、上記入力クロック信号の複数サイ
   クルの対応するサンプル時点毎の複数のサンプルを１つ
   の組のサンプル値とし、 上記各組のサンプル値を試験して、上記サンプル値の総
   てが第１状態でない第１の組と、上記サンプル値の総て
   が第２状態である第２の組を求め、 上記第１及び第２の組のサンプル値の平均である基準時
   点に対する上記第１の組のサンプル時点及び上記第２の
   組のサンプル時点の間隔を表示することを特徴とするジ
   ッタ・タイミング測定方法。