JPH0792686B2 - ディジタル制御装置 - Google Patents
ディジタル制御装置Info
- Publication number
- JPH0792686B2 JPH0792686B2 JP29397189A JP29397189A JPH0792686B2 JP H0792686 B2 JPH0792686 B2 JP H0792686B2 JP 29397189 A JP29397189 A JP 29397189A JP 29397189 A JP29397189 A JP 29397189A JP H0792686 B2 JPH0792686 B2 JP H0792686B2
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- Japan
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- circuit
- output
- input
- limiter
- lead
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は制御系の安定化回路に進み遅れ回路を用いたデ
ィジタル制御装置に関する。
ィジタル制御装置に関する。
（従来の技術） 従来のアナログ式リミット付進み遅れ回路例を第３図に
示す。この例では演算増幅器１の入力インピーダンスが
抵抗器２、帰還インピーダンスが抵抗器３の抵抗器４及
びコンデンサ５の直列回路の並列構成となっており、更
に演算増幅器１の出力電圧を制限する目的でツェナーダ
イオード６を付加した回路となっている。
示す。この例では演算増幅器１の入力インピーダンスが
抵抗器２、帰還インピーダンスが抵抗器３の抵抗器４及
びコンデンサ５の直列回路の並列構成となっており、更
に演算増幅器１の出力電圧を制限する目的でツェナーダ
イオード６を付加した回路となっている。
この回路の入力に電圧が加わると、演算増幅器１は入力
電圧と極性が逆方向の電圧を出力して、この回路の入力
から入力インピーダンスと帰還インピーダンスを通して
電流を吸込み（入力電圧が負電圧の場合は吐出す）入力
インピーダンスに流れた電流のインピーダンス降下によ
り常に、演算増幅器１の入力電圧が零になるよう動作す
ることは周知の通りである。この進み遅れ回路７では抵
抗器２を通して流れた帰還インピーダンスを通して演算
増幅器１の出力側に流れる際、帰還インピーダンスの電
流降下により出力電圧が発生するが、コンデンサ５に電
荷が蓄積するに従って、等価的に帰還インピーダンスが
変化し、最終的にはコンデンサ５の充電が完了して、抵
抗器４の分流がなくなり、抵抗器２と抵抗器３の比（定
常ゲインと称する）で増幅することになる。
電圧と極性が逆方向の電圧を出力して、この回路の入力
から入力インピーダンスと帰還インピーダンスを通して
電流を吸込み（入力電圧が負電圧の場合は吐出す）入力
インピーダンスに流れた電流のインピーダンス降下によ
り常に、演算増幅器１の入力電圧が零になるよう動作す
ることは周知の通りである。この進み遅れ回路７では抵
抗器２を通して流れた帰還インピーダンスを通して演算
増幅器１の出力側に流れる際、帰還インピーダンスの電
流降下により出力電圧が発生するが、コンデンサ５に電
荷が蓄積するに従って、等価的に帰還インピーダンスが
変化し、最終的にはコンデンサ５の充電が完了して、抵
抗器４の分流がなくなり、抵抗器２と抵抗器３の比（定
常ゲインと称する）で増幅することになる。
次にこの回路の入力に大きな電圧変化があり、演算増幅
器１の出力が飽和するような場合の動作について考え
る。この回路の入力に大きな電圧が加わり、演算増幅器
１の出力電圧がツェナーダイオード６の特性電圧に到達
するとツェナーダイオード６にも電流が流れて、演算増
幅器１の出力はツェナーダイオード６の特性電圧（リミ
ット電圧と称する）に制限される。
器１の出力が飽和するような場合の動作について考え
る。この回路の入力に大きな電圧が加わり、演算増幅器
１の出力電圧がツェナーダイオード６の特性電圧に到達
するとツェナーダイオード６にも電流が流れて、演算増
幅器１の出力はツェナーダイオード６の特性電圧（リミ
ット電圧と称する）に制限される。
演算増幅器１の出力がリミット電圧で制限されると、抵
抗器４とコンデンサ５の直列回路の両端電圧もリミット
電圧となることから、その後は、コンデンサ５の両端電
圧はリミット電圧まで一次遅れで変化することになる。
抗器４とコンデンサ５の直列回路の両端電圧もリミット
電圧となることから、その後は、コンデンサ５の両端電
圧はリミット電圧まで一次遅れで変化することになる。
その後、入力電圧がリミット電圧を定常ゲインで割った
値以下に戻ると抵抗器２を通して流れる電流が減少する
ため、その全ての電流が抵抗器３を通して流れても、リ
ミット電圧まで至らないことから判るように、演算増幅
器１の出力は、直ちにリミット電圧から抜出る特性を有
していた。
値以下に戻ると抵抗器２を通して流れる電流が減少する
ため、その全ての電流が抵抗器３を通して流れても、リ
ミット電圧まで至らないことから判るように、演算増幅
器１の出力は、直ちにリミット電圧から抜出る特性を有
していた。
近年、ディジタル装置が増え、アナログ装置と同様な方
式を置換すべく、リミット付進み遅れ回路を模擬する場
合がある。ディジタル装置でリミット付進み遅れ回路を
ブロック図で示した第４図に示す。
式を置換すべく、リミット付進み遅れ回路を模擬する場
合がある。ディジタル装置でリミット付進み遅れ回路を
ブロック図で示した第４図に示す。
ここで、進み遅れ回路７の関数は次式の通り比例ゲイン
（T1/T2,比例回路８と称する）と一次遅れ（積分器と負
帰還とからなり、積分回路９と称する）の加算で表現し
ている。
（T1/T2,比例回路８と称する）と一次遅れ（積分器と負
帰還とからなり、積分回路９と称する）の加算で表現し
ている。
ここでT1:進み時定数,T:遅れ時定数 S:ラプラス演算子 この回路の入力に、大きな信号が印加されると、比例回
路８の出力と積分回路９の加算回路10の出力は、たちま
ち出力リミッタ11で制限されるが、この時、積分回路９
は出力が制限されたことに関係なく、入力信号に応じて
積分するため、入力信号が大きく、印加時間が長ければ
長い程、成分回路９の出力も大きくなる。従って、長時
間大きな入力信号が印加された場合、入力信号が零近く
まで戻っても、出力信号は積分回路９の出力だけでリミ
ット値を越える場合があり、リミット値から直ぐには抜
け出ない現象が生じる。この現象をワインドアップ現象
と称して、出力信号を入力信号に対して全く追従しない
特性となっているので、制御回路等では、この現象が長
く続く場合、不具合が生じる。
路８の出力と積分回路９の加算回路10の出力は、たちま
ち出力リミッタ11で制限されるが、この時、積分回路９
は出力が制限されたことに関係なく、入力信号に応じて
積分するため、入力信号が大きく、印加時間が長ければ
長い程、成分回路９の出力も大きくなる。従って、長時
間大きな入力信号が印加された場合、入力信号が零近く
まで戻っても、出力信号は積分回路９の出力だけでリミ
ット値を越える場合があり、リミット値から直ぐには抜
け出ない現象が生じる。この現象をワインドアップ現象
と称して、出力信号を入力信号に対して全く追従しない
特性となっているので、制御回路等では、この現象が長
く続く場合、不具合が生じる。
次にこのワインドアップ現象を防ぐ方法として、考えた
アルゴリズムをブロック図で示した例を第５図に示し、
この方式について説明する。この方式は、進み遅れ回路
７を前向きの比例回路（ゲイン１倍）12と不完全微分回
路13の負帰還で全く等価な関数として構成したもので、
進み遅れ回路７の出力リミッタ11が不完全微分回路13の
入力も制限することから、前述で示したワインドアップ
現象は全く生じない。
アルゴリズムをブロック図で示した例を第５図に示し、
この方式について説明する。この方式は、進み遅れ回路
７を前向きの比例回路（ゲイン１倍）12と不完全微分回
路13の負帰還で全く等価な関数として構成したもので、
進み遅れ回路７の出力リミッタ11が不完全微分回路13の
入力も制限することから、前述で示したワインドアップ
現象は全く生じない。
（発明が解決しようとする課題） しかしながら、この回路は比例回路12と不完全微分回路
13とから成る閉ループ回路が遅れのない回路となってい
るので、ディジタル方式でこのブロックを実現する際、
演算に用いる時間キザミが大きい場合、出力に大きな変
動を伴う不具合を生じる。つまり、一般的には比例回路
12に小さな１次遅れを設けて時間キザミを小さくして、
演算することになる。しかしながら、時間キザミを小さ
くすると、演算時間が長くなり、特にリアルタイムで処
理する必要のあるディジタル制御装置等では大きな問題
となる。
13とから成る閉ループ回路が遅れのない回路となってい
るので、ディジタル方式でこのブロックを実現する際、
演算に用いる時間キザミが大きい場合、出力に大きな変
動を伴う不具合を生じる。つまり、一般的には比例回路
12に小さな１次遅れを設けて時間キザミを小さくして、
演算することになる。しかしながら、時間キザミを小さ
くすると、演算時間が長くなり、特にリアルタイムで処
理する必要のあるディジタル制御装置等では大きな問題
となる。
本発明の目的は、リアルタイムで処理する必要のあるデ
ィジタル制御装置において、多大な演算時間を要するこ
となく、ワインドアップ現象の全くない、リミット付進
み遅れ回路を用いたディジタル制御装置を提供する。
ィジタル制御装置において、多大な演算時間を要するこ
となく、ワインドアップ現象の全くない、リミット付進
み遅れ回路を用いたディジタル制御装置を提供する。
（課題を解決するための手段） 本発明は、入力信号を設定される上下限値で制限する入
力リミッタと、前記入力リミッタの出力を比例器と積分
器の各特性に応じて演算し出力する進み遅れ回路と、前
記積分器の出力と前記進み遅れ回路に対して予め設定さ
れている上下限値との各偏差を前記比例器のゲインで除
算した値を前記入力リミッタの上下限値として設定する
設定回路とを備えることを特徴とする。
力リミッタと、前記入力リミッタの出力を比例器と積分
器の各特性に応じて演算し出力する進み遅れ回路と、前
記積分器の出力と前記進み遅れ回路に対して予め設定さ
れている上下限値との各偏差を前記比例器のゲインで除
算した値を前記入力リミッタの上下限値として設定する
設定回路とを備えることを特徴とする。
（作用） このようにした場合、大きな入力信号が加わった場合で
も、常に積分回路の出力と比例回路の出力の和が出力リ
ミッタのリミット値となるようになっているので、たと
え、大きな入力信号が長時間印加された場合でも、積分
回路の出力がリミット値を越えることはない。従って入
力信号が元の小さな値に戻ると、進み遅れ回路の出力も
直ちに出力リミット値から拭出て入力信号に応じて変化
することになる。つまり、従来のアナログ式のリミット
付進み遅れ回路と同様にワインドアップ現象の全くない
特性を実現できる。
も、常に積分回路の出力と比例回路の出力の和が出力リ
ミッタのリミット値となるようになっているので、たと
え、大きな入力信号が長時間印加された場合でも、積分
回路の出力がリミット値を越えることはない。従って入
力信号が元の小さな値に戻ると、進み遅れ回路の出力も
直ちに出力リミット値から拭出て入力信号に応じて変化
することになる。つまり、従来のアナログ式のリミット
付進み遅れ回路と同様にワインドアップ現象の全くない
特性を実現できる。
（実施例） 以下、本発明の一実施例を第１図を参照して説明する。
本発明の構成は、進み遅れ回路７のアルゴリズムを比例
回路（T1/T2）８と積分回路 の加算回路10で構成し、この回路の入力と出力にそれぞ
れ入力リミッタ14と出力リミッタ11を設けて、出力リミ
ッタ11のリミット値と積分回路９の出力の差を比例回路
８のゲイン（T1/T2）で割った値に入力リミッタ14のリ
ミット値を常時設定するようにしている。ここで、入力
リミッタ14上限値及び下限値はそれぞれ出力リミッタ11
の上限値及び下限値と積分回路９の出力の差を比例回路
８のゲイン（T1/T2）で割った値としている。
本発明の構成は、進み遅れ回路７のアルゴリズムを比例
回路（T1/T2）８と積分回路 の加算回路10で構成し、この回路の入力と出力にそれぞ
れ入力リミッタ14と出力リミッタ11を設けて、出力リミ
ッタ11のリミット値と積分回路９の出力の差を比例回路
８のゲイン（T1/T2）で割った値に入力リミッタ14のリ
ミット値を常時設定するようにしている。ここで、入力
リミッタ14上限値及び下限値はそれぞれ出力リミッタ11
の上限値及び下限値と積分回路９の出力の差を比例回路
８のゲイン（T1/T2）で割った値としている。
このようなアルゴリズムとした場合の動作について、次
に説明する。入力信号が小さく、積分回路９の出力も小
さいときは、出力リミッタ11のリミット値と積分回路９
の偏差は大きく、その偏差を比例回路８のゲイン（T1/T
2）で割った値も大きくなるため、入力リミッタ14のリ
ミット値も大きな値に設定される。従って入力信号は入
力リミッタ14にて制限されることなく、進み遅れ回路７
だけを通した動作となる。
に説明する。入力信号が小さく、積分回路９の出力も小
さいときは、出力リミッタ11のリミット値と積分回路９
の偏差は大きく、その偏差を比例回路８のゲイン（T1/T
2）で割った値も大きくなるため、入力リミッタ14のリ
ミット値も大きな値に設定される。従って入力信号は入
力リミッタ14にて制限されることなく、進み遅れ回路７
だけを通した動作となる。
一方、大きな入力信号が印加され、積分回路９の出力が
大きくなってくると、積分回路９の出力と比例回路８出
力の和が出力リミッタ11のリミット値を越えようとする
が、出力リミット値と積分回路９の出力の偏差を比例回
路８のゲイン（T1/T2）で割った値に、入力リミッタ14
のリミット値が設定され、入力信号が制限される。
大きくなってくると、積分回路９の出力と比例回路８出
力の和が出力リミッタ11のリミット値を越えようとする
が、出力リミット値と積分回路９の出力の偏差を比例回
路８のゲイン（T1/T2）で割った値に、入力リミッタ14
のリミット値が設定され、入力信号が制限される。
すなわち、入力信号を制限した場合は、積分回路９の出
力（V1と定義する。）は瞬時には変化しないため、比例
回路８の出力だけが出力リミッタ11のリミット値（ここ
では、上限値LY1の場合で説明する。）と積分回路９の
出力V1との差の信号を演算する。
力（V1と定義する。）は瞬時には変化しないため、比例
回路８の出力だけが出力リミッタ11のリミット値（ここ
では、上限値LY1の場合で説明する。）と積分回路９の
出力V1との差の信号を演算する。
………（LY1−V1） そして、この偏差に比例回路８のゲイン（T1/T2）を除
算し、求まる値を入力リミッタ14の上限値LX1として設
定する。
算し、求まる値を入力リミッタ14の上限値LX1として設
定する。
………LX1＝（LY1−V1）×（T2/T1） たとえ、大きな信号が入力されても信号は、LX1に制限
されるため、入力リミッタ14からはLX1＝（LY1−V1）×
（T2/T1）が出力される。
されるため、入力リミッタ14からはLX1＝（LY1−V1）×
（T2/T1）が出力される。
そして、進み遅れ回路７では積分回路９の出力は瞬時に
変化しないため、比例回路８の出力だけが下記式のよう
に変化する。
変化しないため、比例回路８の出力だけが下記式のよう
に変化する。
（LY1−V1）×（T2/T1）×（T1/T2）→LY1−V1 そして、加算回路10で比例回路８の出力（LY1−V1）と
積分回路９の出力（V1）が加算され、進み遅れ回路７の
出力（LY1）となる。
積分回路９の出力（V1）が加算され、進み遅れ回路７の
出力（LY1）となる。
（LY1−V1）＋（V1）→LY1 このように、進み遅れ回路７の出力は、出力リミッタ11
の上下限値と等しくなり、入力信号を制限される。
の上下限値と等しくなり、入力信号を制限される。
従って、積分回路９の出力と比例回路８の出力の和は、
出力リミッタ11のリミット値と等しくなり、積分回路９
の出力が大きくなるに従って、入力信号も更に制限され
て、常に積分回路９の出力と比例回路８の出力の和が出
力リミッタ11のリミット値と等しくなっている。
出力リミッタ11のリミット値と等しくなり、積分回路９
の出力が大きくなるに従って、入力信号も更に制限され
て、常に積分回路９の出力と比例回路８の出力の和が出
力リミッタ11のリミット値と等しくなっている。
いまこの状態では、比例回路８の出力と積分回路９の出
力の和が出力リミッタ11のリミット値と等しいことか
ら、この状態から、入力信号が元の小さな値に戻ると、
少なくとも比例回路８の出力は直ちに小さくなることか
ら、この回路の出力は、入力信号に応じて出力リミッタ
11のリミット値から抜出ることになる。つまり、従来の
アナログ式のリミット付進み遅れ回路と同様にワインド
アップ現象の全くない特性となる。
力の和が出力リミッタ11のリミット値と等しいことか
ら、この状態から、入力信号が元の小さな値に戻ると、
少なくとも比例回路８の出力は直ちに小さくなることか
ら、この回路の出力は、入力信号に応じて出力リミッタ
11のリミット値から抜出ることになる。つまり、従来の
アナログ式のリミット付進み遅れ回路と同様にワインド
アップ現象の全くない特性となる。
以上の実施例では、積分回路９を前向きの積分器15とゲ
イン１倍の負帰還の一次遅れで構成したが、第２図に示
すように前向きに比例回路（ゲイン１倍）16と不完全微
分回路17の減算回路18でも構成でき、この場合は出力リ
ミット値と減算回路18の出力の差により、入力リミット
値を変更することにより、前述の特性が得られる。
イン１倍の負帰還の一次遅れで構成したが、第２図に示
すように前向きに比例回路（ゲイン１倍）16と不完全微
分回路17の減算回路18でも構成でき、この場合は出力リ
ミット値と減算回路18の出力の差により、入力リミット
値を変更することにより、前述の特性が得られる。
要は進み遅れ回路７を分析するとその回路を実現するた
めに、必ず積分器が必要となるが、その積分器の出力に
応じた信号に基づき、入力リミット値を変更することで
前述の特性が得られるものである。
めに、必ず積分器が必要となるが、その積分器の出力に
応じた信号に基づき、入力リミット値を変更することで
前述の特性が得られるものである。
尚、このアルゴリズムにおいて、出力リミッタ11は説明
を簡便にするために設けたものであり、進み遅れ回路７
の出力を制限する目標となる値（LY1及びLY2）が必要と
なるだけで、この出力リミッタ11は必要不可欠なもので
はない。
を簡便にするために設けたものであり、進み遅れ回路７
の出力を制限する目標となる値（LY1及びLY2）が必要と
なるだけで、この出力リミッタ11は必要不可欠なもので
はない。
また、本発明の目的はディジタル装置に適用するもので
あるため、積分器の出力に応じて入力リミッタのリミッ
ト値を変更することは容易である。
あるため、積分器の出力に応じて入力リミッタのリミッ
ト値を変更することは容易である。
以上述べたように本発明によれば、リアルタイムにて処
理する必要のあるディジタル制御装置において、進み遅
れ回路の入力に大きな信号が長時間印加された場合で
も、進み遅れ回路の出力はワインドアップ現象を生じる
ことなく、入力信号に応じて変化することのできるリミ
ット付進み遅れ回路を用いたディジタル制御装置を提供
する。
理する必要のあるディジタル制御装置において、進み遅
れ回路の入力に大きな信号が長時間印加された場合で
も、進み遅れ回路の出力はワインドアップ現象を生じる
ことなく、入力信号に応じて変化することのできるリミ
ット付進み遅れ回路を用いたディジタル制御装置を提供
する。
第１図および第２図は本発明の一実施例に係るリミット
付進み遅れ回路構成図、第３図は従来のアナログ式リミ
ット付進み遅れ回路構成図、第４図および第５図はディ
ジタル式リミット付進み遅れ回路構成図である。 １……演算増幅器、2,3,4……抵抗器 ５……コンデンサ、６……ツェナーダイオード ７……進み遅れ回路、8,12,16……比例回路 ９……積分回路、10……加算回路 11……出力リミッタ、13,17……不完全微分回路 14……入力リミッタ、15……積分器 18……減算回路
付進み遅れ回路構成図、第３図は従来のアナログ式リミ
ット付進み遅れ回路構成図、第４図および第５図はディ
ジタル式リミット付進み遅れ回路構成図である。 １……演算増幅器、2,3,4……抵抗器 ５……コンデンサ、６……ツェナーダイオード ７……進み遅れ回路、8,12,16……比例回路 ９……積分回路、10……加算回路 11……出力リミッタ、13,17……不完全微分回路 14……入力リミッタ、15……積分器 18……減算回路
Claims (1)
- 【請求項１】入力信号を設定される上下限値で制限する
入力リミッタと、前記入力リミッタの出力を比例器と積
分器の各特性に応じて演算し出力する進み遅れ回路と、
前記積分器の出力と前記進み遅れ回路の出力に対して予
め設定されている上下限値との各偏差を前記比例器のゲ
インで除算した値を前記入力リミッタの上下限値として
設定する設定回路とを備えることを特徴とするディジタ
ル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29397189A JPH0792686B2 (ja) | 1989-11-14 | 1989-11-14 | ディジタル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29397189A JPH0792686B2 (ja) | 1989-11-14 | 1989-11-14 | ディジタル制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03154902A JPH03154902A (ja) | 1991-07-02 |
| JPH0792686B2 true JPH0792686B2 (ja) | 1995-10-09 |
Family
ID=17801567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29397189A Expired - Lifetime JPH0792686B2 (ja) | 1989-11-14 | 1989-11-14 | ディジタル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792686B2 (ja) |
-
1989
- 1989-11-14 JP JP29397189A patent/JPH0792686B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03154902A (ja) | 1991-07-02 |
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