JPH03154902A - ディジタル制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は制御系の安定化回路に進み遅れ回路を用いたデ
ィジタル制御装置に関する。

（従来の技術） 従来のアナログ式すミット付進み遅れ回路例を第３図に
示す。この例では演算増幅器１の入力インピーダンスが
抵抗器２、帰還インピーダンスが抵抗器３と抵抗器４及
びコンデンサ５の直列回路の並列構成となっており、更
に演算増幅器１の出力電圧を制限する目的でツェナーダ
イオード６を付加した回路となっている。

この回路の入力に電圧が加わると、演算増幅器１は入力
電圧と極性が逆方向の電圧を出力して、この回路の入力
から入力インピーダンスと帰還インピーダンスを通して
電流を吸込み（入力電圧が負電圧の場合は吐出す）入力
インピーダンスに流れた電流のインピーダンス降下によ
り常に、演算増幅器１の入力電圧が零になるよう動作す
ることは周知の通りである。この進み遅れ回路７では抵
抗器２を通して流れた帰還インピーダンスを通して演算
増幅器１の出力側に流れる際、帰還インピーダンスの電
流降下により出力電圧が発生するが、コンデンサ５に電
荷が蓄積するに従って、等測的に帰還インピーダンスが
変化し、最終的にはコンデンサ５の充電が完了して、抵
抗器４の分流がなくなり、抵抗器２と抵抗器３の比（定
常ゲインと称する）で増幅することになる。

次にこの回路の入力に大きな電圧変化があり、演算増幅
器１の出力が飽和するような場合の動作について考える
。この回路の入力に大きな電圧が加わり、演算増幅器１
の出力電圧がツェナーダイオード６の特性電圧に到達す
るとツェナーダイオード６にも電流が流れて、演算増幅
器１の出力はツェナーダイオード６の特性電圧（リミッ
１〜電圧と称する）に制限される。

演算増幅器１の出力がリミッ１へ電圧で制限されると、
抵抗器４とコンデンサ５の直列回路の両端電圧もリミッ
ト電圧となることから、その後は、コンデンサ５の両端
電圧はリミッ１〜電圧まで一次遅れで変化することにな
る。

その後、入力電圧がリミット電圧を定常ケインで割った
値以下に戻ると抵抗器２を通して流れる電流が減少する
ため、その全ての電流が抵抗器３を通して流れても、リ
ミッＩ・電圧まで至らないことから判るように、演算増
幅器１の出力は、直ちにリミット電圧から抜出る特性を
有していた。

近年、ディジタル装置が増え、アナログ装置と同様な方
式を置換すへく、リミット併進み遅れ回路を模擬する場
合がある。ディジタル装置でリミッ１〜付進み遅れ回路
をブロック図で示した例を第４図に示す。

ここで、進み遅れ回路７の関数は次式の通り比例ゲイン
（Ｔｌ／Ｔ２．比例回路８と称する）と−次遅れ（積分
器と負帰還とからなり、積分回路９と称する）の加算で
表現している。

ここで　Ｔ□：進み時定数、Ｔ２：遅れ時定数Ｓニラプ
ラス演算子 この回路の入力に、大きな信号が印加されると、比例回
路８の出力と積分回路９の加算回路１０の出力は、たち
まち出力リミッタ１１で制限されるが、この時、積分回
路９は出力が制限されたことに関係なく、入力信号に応
じて積分するため、入力信号が大きく、印加時間が長け
れば長い程、成分回路９の出力も大きくなる。従って、
長時間大きな入力信号が印加された場合、入力信号が零
近くまで戻っても、出力信号は積分回路９の出力だけて
リ ミツト 直ぐには抜は出ない現象が生じる。この現象をワインド
アップＪ（２象と称して、出力４ｎ号が人力信号に対し
て全く追従しない特性となっているので、制御回路等で
は、この現象が長く続く場合、不具合が生じる。

次にこのワインドアップ現象を防ぐ方法として、考えた
アルゴリズムをブロック図で示した例を第５図に示し、
この方式について説明する。この方式は、進み遅れ回路
７を前向きの比例回路（ゲイン１倍）１２と不完全微分
回路１３の負帰還で全く等価な関数として構成したもの
で、進み遅れ回路７の出力リミッタ１１が不完全微分回
路１３の人力も制限することから、前述で示したワイン
ドアップ現象は全く生しない。

（発明が解決しようとする課題） しかしながら、この回路は比例回路１２と不完全微分回
路１３とから成る閉ループ回路が遅れのない回路となっ
ているので、ディジタル方式でこのブロックを実現する
際、演算に用いる時間キザミが大きい場合、出力に大き
な変動を伴う不具合を生じる。つまり、一般的には比例
回路１２に小さな１次遅れを設けて時間キザミを小さく
して、演算することになる。しかしながら、時間キザミ
を小さくすると、演算時間が長くなり、特にリアルタイ
ムで処理す，る必要のあるディジタル制御装置等では大
きな問題となる。

本発明の目的は、リアルタイムで処理する必要のあるデ
ィジタル制御装置において、多大な演算時間を要するこ
となく、ワインドアップ現象の全くない、リミット併進
み遅れ回路を提供するものである。

〔発明の構成〕

（課題を解決するための手段） 本発明は、進み遅れ回路のアルゴリズムを比例回路と積
分回路の加算で構成し、この回路の入力に入力リミッタ
を設け、出力リミッタのリミット値と積分回路の出力の
差を比例回路のゲインで割った値に、入力リミッタのリ
ミット値を変更するようにしたものである。

（作用） このようにした場合、大きな入力信号が加わった場合で
も、常に積分回路の出力と比例回路の出力の和が出力リ
ミッタのりミツ１〜イ直となるようになっているので、
たとえ、大きな入力信号が長時間印加された場合でも、
積分回路の出力がリミッ１〜値を越えることはない。従
って入力信号が元の小さな値に戻ると、進み遅れ回路の
出力も直ちに出カリミツ１へ値から拭出て入力信号に応
して変化することになる。つまり、従来のアナログ式の
りミツト併進み遅れ回路と同様にワイン１−アップ現象
の全くない特性を実現できる。

（実施例） 以下、本発明の一実施例を第１図を参照して説明する。

本発明の構成は、進み遅れ回路７のアルゴリズムを比例
回路（Ｔよ／Ｔ２）　８と積分回路成し、この回路の入
力と出力にそれぞれ入力リミッタ１４と出力リミッタ１
１を設けて、出力リミッタ１１のリミット値と積分回路
９の出力の差を比例回路８のゲイン（Ｔ、／Ｔ、）で割
った値に入力リミッタ１４のリミット値を常時設定する
ようにしている。

ここで、入力リミッタ１４上限値及び下限値はそれぞれ
出力リミッタ１１の上限値及び下限値と積分回路９の出
力の差を比例回路８のゲイン（Ｔ□／Ｔ２）で割った値
としている。

このようなアルゴリズムとした場合の動作について、次
に説明する。入力信号が小さく、積分回路９の出力も小
さいときは、出力リミッタ１１のりミツト値と積分回路
９の偏差は大きく、その偏差を比例回路８のゲイン（Ｔ
１／Ｔ２）で割った値も大きくなるため、入力リミッタ
１４のリミット値も大きな値に設定される。従って入力
信号は入力リミッタ１４にて制限されることなく、進み
遅れ回路７だけを通した動作となる。

一方、大きな入力信号が印加され、積分回路９の出力が
大きくなってくると、積分回路９の出力と比例回路８出
力の和が出力リミッタ１１のリミット値を越えようとす
るが、出力リミット値と積分回路９の出力の偏差を比例
回路８のゲイン（Ｔ１／Ｔ２）で割った値に、入力リミ
ッタ１４のリミット値が設定され、入力信号が制限され
る。従って、積分回路９の出力と比例回路８の出力の和
は、出力リミッタ１１のリミッ１へ値と等しくなり、積
分回路９の出力が大きくなるに従って、入力信号も更に
制限されて、常に積分回路９の出力と比例回路８の出力
の和が出力リミッタ１１のリミット値と等しくなってい
る。

いまこの状態では、比例回路８の出力と積分回路９の出
力の和が出力リミッタ１１のリミツ１〜値と等しいこと
から、この状態から、入力信号が元の小さな値に戻ると
、少なくとも比例回路８の出力は直ちに小さくなること
から、この回路の出力は。

入力信号に応じて出力リミッタ１１のリミット値から抜
出ることになる。つまり、従来のアナログ式のリミット
併進み遅れ回路と同様にワインドアップ現象の全くない
特性となる。

以上の実施例では、積分回路９を前向きの積分器１５と
ゲイン１倍の負帰還の一次遅れで構成したが、第２図に
示すように市向きに比例回路（ゲイン１倍）１６と不完
全微分回路１７の減算回路１８でも構成でき、この場合
は出力リミット値と減算回路１８の出力の差により、入
力リミット値を変更することにより、前述の特性が得ら
れる。

要は進み遅れ回路７を分析するとその回路を実現するた
めに、必ず積分器が必要となるが、その積分器の出力に
応じた信号に基づき、入力リミット値を変更することで
前述の特性が得られるものである。

尚、このアルゴリズムにおいて、出力リミッタ１１は説
明を簡便にするために設けたものであり、進み遅れ回路
７の出力を制限する目標となる値（Ｌｖｌ及びＬＹ２）
が必要となるだけで、この出力リミッタ１１は必要不可
欠なものではない。

また、本発明の目的はディジタル装置に適用するもので
あるため、積分器の出力に応じて入力リミッタのリミッ
ト値を変更することは容易である。

〔発明の効果〕

以上述べたように本発明によれば、リアルタイムにて処
理する必要のあるディジタル制御装置一〇 ０− において、進み遅れ回路の入力に大きな信号が長時間印
加された場合でも、進み遅れ回路の出力はワインドアッ
プ現象を生じることなく、入力信号に応じて変化するこ
とのできるリミッ１〜付進み遅れ回路を提供できる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例に係るリミッ１
〜付進み遅れ回路構成図、第３図は従来のアナログ式す
ミット併進み遅れ回路構成図、第４図および第５図はデ
ィジタル式すミッ！〜併進み遅れ回路構成図である。 １　・演算増幅器 ５・・コンデンサ ７・・・進み遅れ回路 ９・・積分回路 １１・・出力リミッタ １４・・入力リミッタ １８・・・減算回路

Claims (1)

【特許請求の範囲】
1. 進み遅れ回路とその回路の入力に設けたリミット値が変
   更できるリミッタとから成り、進み遅れ回路を構成する
   積分器の出力に応じて、前記リミッタのリミット値を変
   更することにより、進み遅れ回路の出力を所定の値に制
   限するようにしたディジタル制御装置。