JPH0792947A - カラー表示システム - Google Patents

カラー表示システム

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JPH0792947A
JPH0792947A JP6013254A JP1325494A JPH0792947A JP H0792947 A JPH0792947 A JP H0792947A JP 6013254 A JP6013254 A JP 6013254A JP 1325494 A JP1325494 A JP 1325494A JP H0792947 A JPH0792947 A JP H0792947A
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Shirubaburutsuku Kia
シルバブルック キア
Kuraaku Neiraa Jiyunia Uiriamu
クラーク ネイラー ジュニア． ウィリアム
Uebu Maikeru
ウエブ マイケル
Rosu Buraun Debitsudo
ロス ブラウン デビッド
Risa Kaashiyau Natarii
リサ カーシャウ ナタリー
Purubuaa Maaku
プルヴァー マーク
Jieimuzu Hoitsutobii Rodonii
ジェイムズ ホィットビー ロドニー
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Canon Inc
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Abstract

(57)【要約】 【目的】 画像を表示する改善された、或いは代わりの
方法を与えるカラー表示システムを提供する。 【構成】 カラー表示システム(3) であって、高い再生
率を備えたフル・カラー・ディスプレイ（例えばVDU ）
に表示されることを意図された入力（例えばNTSC）を抽
出し、且つ大幅に限定された数の表示可能なカラーと低
い再生率を備えたディスプレイ（例えばFLCD）に画像を
表示できる前記のシステムが開示されている。24- ビッ
トRGB データが、入力(19)され、２レベルRGBWデータに
変換されて、ディスプレイの前の記憶(6) のために再生
ユニット(16)でハーフトーンにされる。動き検出ユニッ
ト(15)は、値の変わっていたこれらの画素だけがディス
プレイの上で更新されることを保証するために用いられ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はスクリーン画像を表示す
るシステムに関し、特に限られた数のカラーとカラー・
レベルをもつカラー強磁性体液晶表示装置システムに画
像を表示するシステムに関する。
【０００２】
【従来の技術】広く使用されているカラー陰極線管(CR
T) 表示装置は、1280×1024ピクセル・エレメントの単
位で表示し、各々のピクセル・エレメントは赤色と緑色
と青色のドット(RGB) をCRT の表面に構成している。CR
T の動作原理は周知のことであり、電子は半真空部の内
部で励起され、且つ、発光を電子衝突の領域で行って蛍
光スクリーンを叩くように促される。この発光は、次の
発光が観察者に対する一定の発光の出現を維持するため
に発生する前の瞬間だけ続くように、通常設計されてい
る。一定の割合でスクリーンの異なる部分を再び照らす
ことにより、画像がスクリーン表面に存在することが観
察者に分かる。選別して発光特性を変更することによ
り、スクリーン表面の画像が動いていることが更に分か
る。
【０００３】発光を行うスクリーンの輝度と部分は、し
ばしば表示装置の入力によって決定される。例えば、広
く用いられている標準は、基準レベルの３つのアナログ
入力チャネルを赤色と緑色と青色の蛍光ドットの各々を
スクリーンの上に与え、なおかつ、スクリーン発光の水
平と垂直位置決め基準に関する情報とタイミングとを与
える NTSC 標準である。この情報はアナログ・フォーマ
ットで全て与えられ、且つ、周知の技術である。表示装
置に出力する今のコンピュータは、このような装置が、
NTSC 標準のような特定の標準のもとで作動すること
を、しばしば想定している。
【０００４】
【発明が解決しようとする課題】画像信号のアナログ・
フォーマットは、人間の目で普通は認識されないエラー
を含んでいる連続する色調の画像を生成する。しばし
ば、画像信号は、NTSCフォーマットの幅広い信号のよう
な、アナログ信号として受信され、そこから、RGBカラ
ー要素は、別のアナログ信号として共存してCRT の各々
の電子銃を制御するように復調されることができる。こ
れはテレビジョン受像の標準的なアプローチである。時
々、コンピュータ・デバイスは、16,000,000以上の別の
カラーに対応する24ビットRGB （赤色と青色と緑色の各
々に対して８ビット）のようなデジタル・フォーマット
で表示信号情報を生成する。人間の目の比較的鈍感な性
質のために、このデジタル・フォーマット・データが、
コンピュータ又はCRT の何れかで、CRT 電子銃の制御に
適したアナログ・フォーマットに変換される時に、本質
的に連続する色調の画像がCRT に生成される。
【０００５】CRT デバイスが高品質の最終画面を与える
ことは周知のことであるが、管の性質のために、それは
取り扱いにくく、大型で重いデバイスになる傾向を示
す。“表示装置”という名称のアメリカ特許 No.4,964,
699 (Inoue) は、２レベル・カラーを強磁性体液晶(FL
C) エレメントを用いて表示する装置を開示している。
この装置の場合、スクリーン・エレメント又は画素は２
つの性質を示し、オフ又はオンの何れかになる。これ
は、出力がアナログ形式をとる前述のCRT タイプ装置と
対照的である。更に、FLC エレメントはスクリーンのエ
レメントが特定のカラーにセットされると、そのカラー
値は、瞬時のCRT スクリーン再生率と対照的に、長時間
（しばしば分の単位で）に渡って保持される。
【０００６】
【課題を解決するための手段】及び
【作用】本発明の目的は、画像を表示する改善された或
いは代わりの方法を与えることにある。本発明の１つの
見解に従って、一定数の異なるカラーを表示できる複数
の画素を有する表示装置に連続する階調画像を表示する
表示システムにおいて、表示される連続する階調画像を
示すアナログ入力信号を受信するアナログ入力手段と、
アナログ・カラー情報を前記アナログ入力信号から受信
し、前記アナログ・カラー情報の対応するデジタル表現
を生成する変換手段と、前記デジタル表現を変換手段か
ら受信し、前記表示装置の複数の画素の各画素のため
に、対応する中間調のカレント出力画素値を生成する中
間調生成手段と、前記中間調生成手段からのカレント出
力画素値を記憶するフレーム記憶手段と、前記デジタル
表現を受信し、前記デジタル表現からシグネチャ記憶手
段に記憶する、対応するシグネチャを生成し、どの画素
値のグループが前記表示装置に変更を要求しているかを
決定するように対応するシグネチャと前記シグネチャ記
憶手段から前に対応するシグネチャとを比較するライン
更新手段と、画素のグループが更新を要求しているかど
うかライン更新手段から情報を受信し、フレーム記憶手
段が前記カレント出力画素値を前記表示装置に書き出さ
せるフレーム記憶制御手段とを備える。
【０００７】本発明の別の見解に従って、画像を表示す
る方法において、カラー情報をアナログ・フォーマット
で入力し、カラー情報をアナログ・フォーマットから対
応するデジタル・フォーマットに変換し、前記デジタル
・カラー情報を中間調にし出力カラー情報を生成し、変
えられたカラー情報のこれらの部分を決定し、前記カラ
ー情報が変えられたことが決定されたこれらの部分に対
応する出力カラー情報を出力する各工程を有する。
【０００８】
【実施例】図１に示されているように、ケーブル２はコ
ンピュータ装置１と、そのコンピュータ装置１から受信
されたビデオ・データをＦＬＣＤディスプレイ５の表示
に適したフォーマットに変換する表示システム３とを相
互に接続する。表示コントローラー４は、ＦＬＣＤ表示
装置５を制御するように対応して、入力を情報の４つの
カラー・チャネルの形式で、ＦＬＣＤ表示装置５の各々
の画素に対して受信する。この実施態様において、ＦＬ
ＣＤ表示装置５の各々の画素は、赤色と緑色と青色と白
色の２レベル・カラーを表示できることが想定されてい
る。従って、表示コントローラー４の入力は、４ビット
の画素・カラー情報を関連するロケーションと制御情報
と共に含む。画素のカラーの各々が２つのレベル、すな
わち、オフ又はオンの状態を表示できるので、異なるカ
ラーの総数は２×２×２×２＝１６の異なるカラーにな
る。
【０００９】ここで図２を見ると、表示システム３が更
に詳細に図示されている。表示システム３のアナログ入
力はケーブル２を用いて達成される。アナログ入力の同
期情報は、入力分割器８によってカラー情報から分割又
は分離される。カラー情報と同期情報は、次にアナログ
・デジタル変換ユニット（ＡＤＣ）１０に送られる。分
割器８の赤色と緑色と青色のアナログ入力チャネル９
は、アナログ・デジタル変換ユニット１０の３つのアナ
ログ・デジタル変換に送られる。各々アナログ・デジタ
ル変換は、そのアナログ・チャネル入力情報を対応する
デジタル値に変換する。制御情報も、アナログ・デジタ
ル変換ユニット１０に送られ、なおかつ、デコードされ
デジタル化されて画素・クロック(PCLK)とライン・リト
レースとフレーム・リトレース信号のようなシステム制
御情報を生成する。制御情報は画素・カラー情報で出力
され、更にシステム３の残りの部分に制御チャネル17を
経由して送られる。制御チャネル１７は、これらの信号
を初期設定及び制御マイクロプロセッサ１１と、デマル
チプレクサ２０と、再現ユニット１６と、ライン設定器
７１と、ラインディスパッチャユニット１２と、フレー
ム記憶６と、フレーム記憶コントローラー７と、動き検
出ユニット１５と、表示コントローラー４とを含む全体
システムの各部分に結合する。
【００１０】アナログ・デジタル変換ユニット１０は、
モデル固有パラメーターと水晶タイミング入力情報と入
力制御同期情報を３つのアナログ入力チャネルと共に対
応するバイナリ出力画素をモデル固有パラメーターから
決まる画素・クロック・レートの各々入力画素に相応し
て生成するために要求する。好都合に、モデル固有パラ
メーターは、記憶装置18に記憶されて、アナログ・デジ
タル変換ユニット１０に、立ち上げ時に初期設定と制御
ユニット11によってロードされる。
【００１１】アナログ入力の代わりとして、ケーブル２
は入力信号をデジタル・フォーマットで、アナログ・デ
ジタル変換ユニット１０の代わりをする入力バッファ
（図示されていないが周知の技術である）に直接送るこ
とができる。単一の表示システム３を数多くの異なるコ
ンピュータ・システムに接続するために、ケーブル・ア
センブリー２には初期設定及び制御マイクロプロセッサ
11がモデル固有パラメーターを表示システム・コントロ
ーラーに立ち上げ時にロードできる、モデル固有水晶又
は記憶装置１８（一般的にEEPROM）、或いはその両方が
好都合に組み込まれることができる。システム毎に変化
する傾向を示すモデル固有パラメーターは、コンピュー
タ・デバイス１の画素出力クロックの周波数と、ライン
あたりの画素数と、フレームあたりのライン数と、水平
ブランキング時間と、垂直ブランキング時間と、アナロ
グ・デジタル・ゲインとオフセット・パラメーターなど
を含む。これらのパラメーターは次にケーブル２に記憶
され、異なるケーブルが異なるコンピュータ・デバイス
１に使用できるので、表示システム３の多様性と有用性
を高める。
【００１２】バイナリ・ビットの数、すなわち、デジタ
ル値がアナログ・デジタル変換ユニット１０から出力さ
れる解像度は、用いられるA/D 変換のコストと速度のよ
うな要因に従って変化する。この実施例の場合、アナロ
グ・デジタル変換ユニット１０の各々Ａ／Ｄ変換は、８
ビットの情報をその各々の入力カラーについてＡ／Ｄ出
力バス１９に出力する。そこで、Ａ／Ｄ出力バス１９
は、少なくとも２４ビットの幅で、単一画素の表示情報
を示す。更に、アナログ・デジタル変換ユニット１０
は、画素・クロックとフレームと他の同期情報をＡ／Ｄ
出力バス１９に出力する。デマルチプレクサ２０は、２
つの隣接する画素を互いにグループにして、それらをク
ロックと同期情報と共に、バス２１にデマルチプレクサ
２０の入力レートの半分の割合で出力する。これは、表
示システム３の残りの部分が作動するために要求される
速度を半分にする効果を与えることになる。
【００１３】デマルチプレクサ２０の２重画素出力フォ
ーマットは、各々２４ビット入力画素・情報に対して、
４ビット出力を１ビットの形式で、ＦＬＣＤ表示装置５
の赤色と緑色と青色と白色(RGBW)画素・データの各々に
相応して生成する、レンダリングユニット１６に送られ
る。画素のグループはレンダリングユニットの出力バス
２３に出力される。
【００１４】ここで図３を見ると、レンダリングユニッ
ト１６は、カラー描写（マッピング）ユニット２４と中
間調生成ユニット２５とから構成されている。デマルチ
プレクサ出力バス２１は、カラー描写ユニット２４に接
続しＲＧＢ画素・情報と同期情報を送っている。同期情
報は画素・クロックと垂直同期と水平同期信号を含む。
カラー描写ユニット２４は、入力ＲＧＢ画素・データに
関するシリーズの変更を、変更された画素と同期情報を
中間調生成ユニット２５に、カラー描写を経由して中間
調生成画素・バス２６に送り、画素を中間調にして４ビ
ット・画素出力を生成する前に実施する。この出力はレ
ンダリングユニット出力バス２３の上に現れる。
【００１５】ここで図４を見ると、カラー描写ユニット
２４の第１の実施例が更に詳細に図示されている。カラ
ー描写ユニット２４は、ＲＧＢデジタル・ビデオ・デー
タに関するシリーズの変更を実施し、入力データの各々
画素をＲＧＢ空間の新しい位置に描写する。これらの変
更の目的は、ＣＲＴに対する表示を意図されたビデオ・
データを修正することにあるので、ＦＬＣＤ表示装置５
の全体の表示に適している。
【００１６】カラー描写ユニット２４は、同じ入力と出
力インタフェースを備えたパイプライン構造をしてい
る。カラー変更の各々が、適切な構成によってイン又は
アウトに切り替えられることができる。好ましい実施例
を白黒ＦＬＣＤディスプレイの表示に相応して適応する
際に、カラー描写ユニット２４は省略することができ
る。
【００１７】カラー描写ユニット２４は、入力ＲＧＢデ
ータに関するシリーズの変更を中間調にする前に実施す
る。これらの変更は、交互に適用されてデータをＲＧＢ
空間の内部に再描写して、次に示すことを行う。 １．ガンマ補正（デガンマとも呼ばれる） ２．コントラスト拡大 ３．カラー・マスキング ４．色範囲クリッピング ５．ノイズ抑制 画素入力データは、デマルチプレクサ出力バス２１から
１回に２つの画素を１回に抽出される。画素入力データ
は、カラー描写デマルチプレクサ２８によって更に多重
化を解除されるので、カラー描写ユニット２４の残りの
部分は１回に４つの画素に関して平行に作動する。画素
・クロックと垂直同期と水平同期制御信号22も並行して
処理される。
【００１８】カラー描写テーブル・ルックアップ・ユニ
ット２９は、ルックアップ・テーブルに記憶されている
予め設定された値によって各々画素を交換して、ガンマ
補正とコントラスト拡大のプロセスを実施し、そこで
は、その値は構成インタフェースを経由してシステムの
立ち上げ時に書き込まれることができる。ガンマ補正
は、独自に画素の赤色と緑色と青色の要素に適用される
単一色で非直線性の変更である。その目的は入力カラー
要素の輝度を補正することにあり、ＦＬＣＤパネルの特
性とマッチするために、ＣＲＴに表示することを元々意
図されている。各々画素の主なカラー要素の値が０〜２
５５の範囲に与えられると、次に示す関係式が、入力カ
ラー要素の各々に適用されなければならない。
【００１９】
【数１】 γの値は、与えられたパネルのカラー応答特性の測定か
ら決定され、且つ、測定から決定される。カラー描写ユ
ニット２４は、ガンマ解除機能をルックアップ・テーブ
ルを用いて実施することができる。コントラスト拡大
は、直線的な変更であり、独自に赤色と緑色と青色の要
素にも適用される。コントラスト拡大は、全てのカラー
を入力全体のコーナーに向けて移行し、黒に近い領域と
白に近い領域の間のコントラストを高める。好都合に、
コントラスト拡大は、カラー描写テーブル・ルックアッ
プ・ユニット２９のルックアップ・テーブルにロードさ
れる値を変えることによって実現される、何故ならば、
コントラスト拡大に特に用いられる任意のハードウェア
を搭載するカラー描写ユニット２４を省略できるからで
ある。
【００２０】コントラスト拡大は、直線的な増倍係数
を、各々サンプルのＲとＧとＢの値の各々に、次に示す
関係式に従って適用する。
【００２１】
【数２】 ここで、ｈは１〜２５６の範囲の整数である。図５は、
異なるｈの値に対して入力画素に対するコントラスト拡
大の対応する影響を示している。図４からもわかるよう
に、カラー描写マトリクス乗算ユニット３０は、カラー
・マスキングを、プログラム設定可能なマトリクス乗算
を入力ＲＧＢデータに適用して実施する。カラー・マス
キングは入力データのマトリクス変更であり、かつ、各
々出力（赤色と緑色と青色）は赤色と緑色と青色入力の
各々に基づいている。ＦＬＣＤディスプレイ５の任意の
非直交カラー特性を補償するように設計されている。カ
ラー・マスク回路に関して考えられる更なる機能は、緑
色のマトリクス乗算回路だけ使用する光度変換に相応し
てＲＧＢを実施することである。
【００２２】カラー描写マトリクス乗算ユニット３０
は、立ち上げ時にロードされ、且つ、ＦＬＣＤディスプ
レイ５のカラー特性の測定から決定される、マトリクス
係数ａrr〜ａbbを保持する９つのプログラム設定可能な
レジスタを搭載している。カラー描写マトリクス乗算ユ
ニット３０は出力カラーを次に示す関係式に従って設定
する。
【００２３】
【数３】 色範囲クリッピング・ユニット３１は、ＦＬＣＤパネル
のＲＧＢＷディスプレイがＲＧＢ空間において考えられ
る値の全てを表すことができないという事実を補償す
る。表現できない値は、一般的に飽和カラーに近く、パ
ネルのカラー全体に入るように再描写される。
【００２４】ここで、色範囲クリッピング・ユニット３
１のオペレーションの方法を以下に説明する。変換構造
（図示されていない）は、通常は、各々蛍光体ドットの
励起が、前述の画素要素・サブグループの各々の値にあ
る程度比例するように与えられている。例として、３種
類のカラーの赤色、緑色、青色各々に対して８ビットに
分割される、画素当たり24ビットのカラー表示システム
が、しばしば用いられる。これは、赤色、緑色、青色の
各々について、２8 または２５６の異なる輝度レベルに
対応しており、全体で２24の異なるカラー値を与える。
この数多くのカラーを表示できるカラー・ディスプレイ
は、実際の目的に対して、ディスプレイが、連続する色
調のディスプレイとなると考えられる程度に、連続する
色調画像を近似できる。
【００２５】この方法から表示できるカラー範囲を概念
化するために、図６に示されるように、これらのカラー
を単位立方体３として描くと分かりやすい。任意のある
特定位置における３種類の個別のサブグループ各々の個
々の寄与が互いに加えられて、最終的なカラーを定め
る。与えられた原色についての強調された輝度の方向が
軸４で示されており、緑色は右側に延長し、青色は垂直
に延長し、赤色は、本頁の面に向けて延長している。特
定のカラーの色度または飽和は、立方体の主対角線から
のカラーの最短距離によって表わされる。各々の大きさ
が等しい、立方体の主対角線は、(0,0,0) から (1,1,1)
に進んでおり、異なる灰色レベル、または灰色スケー
ルを、黒色 (0,0,0) から白色 (1,1,1) に向けて表わ
している。
【００２６】装置によって表示できる実際のカラーは、
立方体のボリューム内及びその表面上でポイントを形成
している。例えば、画素あたり24ビットの表示モデルの
場合、青色を表示する256 種類の異なる輝度レベルは、
立方体を通して256 種類の個別の水平面を形成する。赤
色と緑色の輝度レベルの場合も同様である。これらの面
の交差部は、立方体の内部及びその表面上に２24種類の
個別のポイントを形成する。
【００２７】殆どの表示装置は、例えば、24ビットの入
力画素によって与えられる色の全範囲を実際には表示で
きない。例えば、黒色と白色のラスター画像表示は、２
つのカラー、つまり、黒色と白色しか表示できない。他
のカラー表示装置は、一定の数の個別の輝度レベルを、
各々、画素要素に相応して表示するだけである。近年、
ディスクリートカラー表示装置に表示できるカラーの数
を増加する方法が開発された。ここで用いられている方
法は、中間調（ハーフトーン）生成方式と一般的に呼ば
れている。ハーフトーン生成方法についての異なる面を
説明するために、 MIT出版極によって1991年に発表され
た、Robert Ulichney による「デジタル・ハーフトーン
生成（Digital Halftoning) 」という文献を参照された
い。
【００２８】カラー・ハーフトーン生成方法の例とし
て、1982年7 月に、コンピュータ・グラフィック，第16
巻，No. ３，297-304 頁に掲載された、Paul Heckbert
による「フレーム・バッファー・ディスプレイのための
カラー画像定量化（Color Image Quantization for Fra
me Buffer Display)」に開示されているエラー拡散方法
があり、ここでは、以降、 Heckbert プロセスという。
【００２９】Heckbertプロセスの場合、ディスプレイに
関して別の可能性のある出力値は、表示可能な画像のカ
ラー全領域についての表現可能なカラーとして選択され
る。最も近い表示可能なカラー値と、現在の入力カラー
値との間の距離を表わす３次元カラー空間におけるベク
トル測定は、Floyd and Steinberg プロセス（基本的な
周知の技術）を用いて、近くの画素に好都合に加えられ
る。
【００３０】しかし、全ての表示装置が同じカラー範囲
を表示するわけでないので、入力画素のカラーが、特定
の装置の表示可能カラー範囲、または全領域の範囲外に
位置するとき、どのようなカラーを実際に表示すべきか
について検討しなければならない。図７は、バイレベル
の白色画素要素を備えた表示装置におけるオーバーラッ
プRGB カラー・立方体を示している。下部の立方体３６
は、白色画素要素が照らされていないときに、カラー表
示装置の赤色、緑色、青色の画素要素によって描き出さ
れるカラー空間を示す。
【００３１】また、上部の立方体３７は、白色画素が照
らされているときのカラー空間を示す。上部の立方体
は、白色要素の輝度に比例する距離によって、対角線の
灰色スケール軸に沿って変換される。従って、２つの異
なる立方体のオーバーラップの実際の程度は、この変換
ファクター、及び、順に白色画素の輝度に依存する。立
方体３６，３７の組み合わせ、または、それらの総計に
よって除外されたボリューム７（図７において、太線に
て表わされる）は、ハーフトーン生成方法を用いて、表
示装置によって表示できる異なるカラーの総数を示す。
【００３２】図７から分かるように、全体的なカラー空
間は、もはや立方体の形状でない。入力画素のカラー
は、図６に示すもともとのカラー立方体によって描かれ
る値の範囲を広げることができる。図６と図７に描かれ
ているカラー空間の関係が、図６のRGB 立方体３４の内
部に納まるような、図７のRGBWカラー空間７を示す図８
に描かれているように変換される場合、より大きな利点
を、表示装置によって表示できる全てのカラー粒子から
得ることができる。
【００３３】図７に示されているRGBWデバイスのカラー
空間を全て用いると、ここで表示できるカラーの輝度範
囲を広げることができるが、別の問題が起こる。その問
題は、図８に示されているRGB カラー空間３４の内部に
位置するが、RGBW空間３８の外部にあるカラーを表示で
きないことである。このようなカラー９の第１の例が、
図８の文字Ｙによって示されている。
【００３４】ここで、図９を参照すると、第１の例の場
合、カラーＹは、RGBWディスプレイによって表示可能な
全てのポイントを囲む、凸包ボリュームによって除外さ
れるボリュームの内部に位置している。凸包は、ゴムシ
ートを全てのポイントの周囲に延ばすことによって形成
されるボリュームに等しい。従って、凸包内部の２つの
ポイント間の任意の線は、同じ凸包の内部にもある。さ
らに正式には、ポイントの１つを原点として選択し、か
つ、ベクトルの組 r1, r2,… rn を原点から他のポイン
トにかけて指定すると、凸包は、次に示す条件を満足す
る、重みWi>=0を用いて形成されるポイントの組（ベク
トルｒh によって表わされる）になる。
【００３５】
【数４】 RGBW表示全領域によって除外される凸包の例が、図９に
示されている。ポジションＹから表わされるカラーを直
接表示できないが、既に引用された Heckbertプロセス
のようなハーフトーン生成の原理を用いて、そのカラー
の近似値を表示することができる。
【００３６】従って、ハーフトーン生成方式を用いる
と、RGBWカラー値の凸包によって除外される全てのこれ
らの値のディスプレイを、図９に示されているようにし
てシミュレーションすることができる。図１０は、所望
のカラー空間に加えて、結果として得られるカラー空間
を示している。
【００３７】図１１には、文字Ｘによって表わされるカ
ラー４１の第２の例が図示されている。ここで、対応す
るＸによって表わされるカラー値は、表現可能な空間の
外部にあるので、表現可能なカラーを表示するために変
更されなければならない。数多くの異なる方法を用いる
と、表示される画像の再生品質の損失を最小限にするこ
とができる。
【００３８】ここで、図１２には、図１１に示されてい
る円形部の拡大図が示されており、Ｘが表示される値に
なっている。第１の方法の場合、最初にカラー値Ｘを、
ディスプレイの凸包ボリューム３９の最も近いポイント
４２に移動し、かつ、ポイント４２の値を、代わりにハ
ーフトーン生成方法を用いて表示するという決定が行な
われる。実際には、RGBWカラー空間によって除外される
ボリュームの性質により、これは、立方体の灰色スケー
ルを示すと想定される、全体の立方体対角線の近くに位
置する新しいカラー値４２によって、問題としているカ
ラーの飽和、または色度の減少とほぼ等しくなる。
【００３９】ハーフトーン化された最終的なカラーは、
RGB 空間において、ユークリッド距離測定により、表現
を所望するカラーに最も近くなるので、所望の画素にお
ける最小のRGB 平均２乗誤差を導くことになる。第２の
方法の場合、ボリューム３９の表面と、ポイントＸから
カラー空間４５の原点にかけて引かれた線４４との交点
４３（図１２に示す）が計算される。カラー空間の原点
は、元のカラー・立方体の黒色を表わすポイントの近く
にあることが想定されている。ポイント４３に対応する
画素・ポジションは、そこで、ハーフトーン生成から表
示される値として用いられる。
【００４０】線４４は、原点４５からポイントＸに至る
ベクトル形式になるので、この方法の効果は、表示され
るカラーの光度を犠牲にして、３つの原色の部分を出力
値に保つことにある。第３の方法は、ボリュームによる
交差が達成されるまで、表示されるカラーを表わす３つ
の値の内の１つだけを変更する。この例の場合、カラー
Ｘの青色成分の値は、線４６に沿って、それが凸包ボリ
ューム３９のポイント４７と交差するまで減少される。
人間の目が、緑色、赤色と比べると、青色に対して比較
的鈍感なために青色チャンネルが選択される。この方法
は‘ドロップ・クリップ’方法と呼ばれる。この技術
は、特定のカラーの色相を変える効果をもっているが、
このプロセスの長所は、主なカラーの１つだけ変更する
ことにある。従って、この方法は、ハードウェア・タイ
プ・デバイスで実施すると非常に単純になる。
【００４１】ここで、図１３を参照すると、そこには、
２次元立方体の色範囲が、赤色と緑色の次元だけ示す２
次元立方体に展開されたドロップ方法の例が示されてい
る。ポイントA をA'にドロップ・クリップ方法に従って
変換するためには、次に示す方法が用いられる。Ｒ，
Ｇ，Ｂが 0〜255 の範囲にあるRGB 画素データフォーマ
ットを想定すると、Ｒ＞最小 (G,B)+GLT の場合、ＲOU
T = 最小 (G,B)+GLT にセットする。
【００４２】Ｇ＞最小 (R,B)+GLT の場合、ＧOUT = 最
小 (R,B)+GLT にセットする。Ｂ＞最小 (R,G)+GLT の
場合、ＢOUT = 最小 (R,G)+GLT にセットする。ここ
で、GLT は、色範囲限界スレショルドであり、特定の画
素に関して照らされている赤色、または緑色、または青
色部分の輝度の値を、画素の同じ部分と画素の白色部分
の発光に相応して表わしている。本実施例の目的からし
て、GLT は、赤色、緑色、青色のチャンネルの各々に対
して一定であると想定されている。
【００４３】ここで、図１４を見ると、ピクセルあたり
８ビットの画素赤色５０、緑色５１、青色５２のカラー
・画素入力に対して、図１３のドロップ・クリップ方法
を実施する色範囲クリッピング装置４８が図示されてい
る。この入力は、対応する赤色出力チャンネル５６、緑
色出力チャンネル５７、青色出力チャンネル５８を生成
するために、対応するチャンネル処理ユニット５３, ５
４, ５５によって処理される。さらに、クロッキングイ
ンフォーメーション５９と一定の全体限界スレショルド
(GLT）６０も、全体クリッピング装置４８の入力として
与えられる。
【００４４】図１５には、図１４の第１チャンネル処理
ユニットのさらに詳細な略図が示されている。各々チャ
ンネル処理ユニットは、入力が置換されることを除けば
同じである。このチャンネル処理ユニット５３は、前述
の方法の第１の条件付きステートメントを実現するよう
に設計されている。イニシャルコンパレータ６１とマル
チプレクサー６２は、緑色入力チャンネル５１と青色入
力チャンネル５２の最小値を決定するために用いられて
いる。結果としての最小値には、GLT ６０が加算器６３
によって加算される。この新しい値は、出力値が、コン
パレータ６５とマルチプレクサー６４によって、前述の
アルゴリズムによって概略説明されたようにして変更す
べきかどうかについて決定するために用いられる。
【００４５】ノイズ抑制機能は、入力の近飽和領域にお
ける調整されたノイズのために補償を試みる。それは、
隣接するいくつかの画素も飽和していれば、それらの飽
和値に近飽和画素を描写することによって行う。ここ
で、ノイズ抑制ユニット６７のオペレーションの方法を
以下に説明する。図１７において、出力装置のレベルの
数がその装置への入力手段によって想定されるレベルの
数より少ない場合に標準的に用いられる誤り拡散処理の
一例を示す。図１７は、可能な出力レベル７５，７６，
７７の細分性が、入力レベル７８，７９の細分性より
も、ずっと低いことを示している。本実施例において
は、出力の細分性が入力の細分性の１０分の１以下であ
る。このため、利用可能な限定された数の出力レベルを
用いて、所望の入力画像をできる限り忠実に近似させる
ために、誤差拡散、またはハーフトーニング等の処理が
用いられる。図１７は、一定の輝度の１ラインの領域を
示しており、部分８１，８２は、ライン上の隣接する画
素を表わしている。
【００４６】本実施例は、一定に近い輝度レベルの領域
において最も効果的である。図１７においてはそのよう
な領域が存在し、入力８０が、ラインのその部分につい
て、一定に近い輝度レベルのものであることを想定して
いる。この例においては、入力輝度レベル８０は、出力
輝度レベル７６とも偶然に一致している。従って、出力
表示装置が、この値を表示するために用いることのでき
る可能な値の誤りは、ゼロである。
【００４７】しかし、アナログ源から得られた入力を用
いる場合、入力信号に何等かの形態の“雑音”を伴なう
ことは避け難い。本実施例の説明のために、雑音はガウ
ス形のもので、かつ、ランダムな性質のものであると仮
定する。この雑音の影響で入力信号に変動を生じ、この
ことが、今度は、アナログ入力を対応するディジタル出
力レベルに変換するＡ／Ｄ変換器の出力における変動を
引き起こし得る。本実施例の説明のために、各Ａ／Ｄ変
換器が８ビット出力フォーマットを生じ、従って、０か
ら２５５の範囲において２５６の異なるレベルを生じ得
るものであると仮定することができる。
【００４８】次に、図１８に、図１７に示す入力信号８
０にランダムなガウス形雑音を加えたもので構成される
雑音入力信号８３を示す。この雑音の性質は、実際の輝
度値に対して実質的に対称なものであり、Ａ／Ｄ変換器
の出力を入力信号８０（図１７）の真の値から変位させ
る。Floyd −Steinberg 処理等の誤差拡散処理を入力信
号８３に対して用いると、誤差拡散処理の効果が、注目
画素の表示に伴なう誤りを隣接する画素に拡散すること
から、この処理によって生じる出力は、（雑音が大きす
ぎないことを条件として）対称形の雑音によってほとん
ど影響を受けないことがわかる。
【００４９】この処理が入力信号に対して低域通過フィ
ルタのように作用をすることから、このことが、低レベ
ルの対称的な雑音を打ち消し合う効果を有することがわ
かっている。従って、雑音は大した問題ではなくなる。
図１９は、Ａ／Ｄ変換器の出力の極端近傍での雑音の影
響を示す。この（低）極端（及び、Ａ／Ｄ変換器の他方
の（高）極端）における雑音は、問題を引き起こし得る
ものである。Ａ／Ｄ変換器が出力できる最も低い値は、
コンピュータ装置１から、期待される最低のアナログ値
に対応して、ゼロレベルに設定される。従って、ゼロ以
下の入力信号の値は、Ａ／Ｄ変換器によってゼロに修正
され、Ａ／Ｄ変換器からの出力は、出力レベル信号０
（８４）より低い値が取り除かれて、整流された信号８
５の形態をとる。
【００５０】上述したように、整流信号８５に対して誤
差拡散を行なう際、誤差拡散の標準化された処理は整流
信号８５をとり、どのレベルが整流された信号８５のレ
ベル（この例においては、出力レベル信号０（８４））
に最も近いかを判定し、これら２つのレベル間の差分を
とって、それを特定の誤差拡散スキーマに従って隣接す
る画素に配分するものであり、Floyd −Steinberg 係数
が好ましいスキーマである。
【００５１】しかし、この場合は、入力が整流された形
式のものであり、かつ、結果として生じる差分がすべて
正であることから、これらの正の誤りを隣接する画素に
拡散することによって、隣接する画素の値（その画素の
実際の値、並びにそれに隣接する画素からの誤りの値を
加算したものを含む）が、出力レベル１（８６）が最も
近い画素となり、従って、出力レベル１（８６）が出力
表示装置５上に表示されるような点まで増大し得ること
がわかっている。
【００５２】これが、出力表示装置上において、見苦し
いばらつきを与えることがわかっている。特に、一色の
一定輝度の大きな領域において、結果として得られるこ
の領域での誤差拡散を表示する場合に、この領域には、
異なる色の画素が“撒き散らされる”ことがわかってい
る。これは、表示装置を見ているものにとって特に煩わ
しく、かつ、目立つものである。この問題は、入力信号
における雑音がＡ／Ｄ変換器によって整流されず、誤り
の差分が、隣接する画素によって滑らかにされる傾向に
あることから、出力レベルが極端以外である、一定に照
らし出された色の領域を表示する際には、それ程、目立
たない。
【００５３】本実施例は、成分の１つが飽和状態にある
か、あるいは、Ａ／Ｄ変換装置の極端近傍にある色にお
ける、整流された雑音を取り除くようにされた雑音抑制
方法に関するものである。好ましい実施例を、各原色に
ついての実施例で説明された方法を用いて、単一の原色
に関連させて説明するが、この方法は、複数の原色を有
する表示装置に適用できる。
【００５４】好適な実施例として、ここでは、Ａ／Ｄ変
換器の極端にある入力信号が、基本的に雑音のみのもの
であるか、そして、それ故に、その入力信号をハーフト
ーニングに用いる前に、入力信号から雑音を取り除くこ
とができるかを判定する試みがなされる。ゼロから所定
距離以下にある各画素値について、両側で水平方向に隣
接する各３画素を調べる。これらの画素の内、２個ある
いはそれ以上が完全にゼロである場合は、元の画素も、
実際はやはりゼロ値を表わすものと想定し、その値をゼ
ロに設定する。同様に、ある画素の値が２５５（飽和レ
ベル）に近く、かつ、両側で水平方向に隣接する各３画
素の内、２個の隣接する画素が完全に２５５である場合
は、この画素を２５５に設定する。画素を強制的に飽和
値にするよう決定するための所定の距離は、表示装置に
おいて用いられる各原色に対して変化させることができ
る。
【００５５】各ライン上にＭ個の画素を有し、原色入力
値が、赤、緑及び青である入力ラインについて、好適な
方法は、以下のように記述することができる。 ｉ＝０〜Ｍ−１について： Ｒ（ｉ）＜ＲLT，かつ、｛Ｒ（ｉ−３），Ｒ（ｉ−
２），Ｒ（ｉ−１），Ｒ（ｉ＋１），Ｒ（ｉ＋２），Ｒ
（ｉ＋３）｝の内、２個以上が０に等しい場合は、Ｒ
OUT(ｉ）＝０； Ｒ（ｉ）＞ＲUT，かつ、｛Ｒ（ｉ−３），Ｒ（ｉ−
２），Ｒ（ｉ−１），Ｒ（ｉ＋１），Ｒ（ｉ＋２），Ｒ
（ｉ＋３）｝の内、２個以上が２５５に等しい場合は、
ＲOUT(ｉ）＝２５５；その他の場合は、ＲOUT(ｉ）＝Ｒ
（ｉ）である。
【００５６】Ｇ（ｉ）＜ＧLT，かつ、｛Ｇ（ｉ−３），
Ｇ（ｉ−２），Ｇ（ｉ−１），Ｇ（ｉ＋１），Ｇ（ｉ＋
２），Ｇ（ｉ＋３）｝の内、２個以上が０に等しい場合
は、ＧOUT(ｉ）＝０； Ｇ（ｉ）＞ＧUT，かつ、｛Ｇ（ｉ−３），Ｇ（ｉ−
２），Ｇ（ｉ−１），Ｇ（ｉ＋１），Ｇ（ｉ＋２），Ｇ
（ｉ＋３）｝の内、２個以上が２５５に等しい場合は、
ＧOUT(ｉ）＝２５５；その他の場合は、ＧOUT(ｉ）＝Ｇ
（ｉ）である。
【００５７】Ｂ（ｉ）＜ＢLT，かつ、｛Ｂ（ｉ−３），
Ｂ（ｉ−２），Ｂ（ｉ−１），Ｂ（ｉ＋１），Ｂ（ｉ＋
２），Ｂ（ｉ＋３）｝の内、２個以上が０に等しい場合
は、ＢOUT(ｉ）＝０； Ｂ（ｉ）＞ＢUT，かつ、｛Ｂ（ｉ−３），Ｂ（ｉ−
２），Ｂ（ｉ−１），Ｂ（ｉ＋１），Ｂ（ｉ＋２），Ｂ
（ｉ＋３）｝の内、２個以上が２５５に等しい場合は、
ＢOUT(ｉ）＝２５５；その他の場合は、ＢOUT(ｉ）＝Ｂ
（ｉ）である。
【００５８】ここで、Ｒ（ｉ），Ｇ（ｉ），Ｂ（ｉ）
は、それぞれ、ライン上の位置ｉにおける画素に対する
赤、緑及び青の値を表わす。ＲLT及びＲUTは、画素の赤
の値の、所定の上限界値及び下限界値である。Ｒ
OUT(ｉ），ＧOUT(ｉ），ＢOUT(ｉ）は、それぞれ、画素
ｉの赤、緑及び青部分のためのハーフトーニング構成に
出力される値を表わす。
【００５９】ラインの開始及び終端における画素は、特
別のケースとして取り扱い、それらの値は変化させな
い。本実施例の理解のために、付表１において、上記の
概要のように、赤、緑及び青成分を有する画像に対して
動作する実施例の処理についてのＣコードシミュレーシ
ョンを示す。このシミュレーションでは、“ｉｎ”アレ
ーにおいて、各原色に対して雑音を有する入力カラー画
像が設定されることを想定している。主サブルーチン
“suppress noise image ”は、別のサブルーチン“su
ppress noise plane() ”を用いて、各個別の原色の極
端における雑音を別々に抑制する。
【００６０】次に、図２０は、本実施例に係る方法を簡
略化したものを有する装置８７を示す。図２０では、説
明の簡明のため、赤データチャネルのみを示しており、
緑及び青チャネルは、これと同等である。装置８７にお
いて、データは、一度に４画素づつの割合いで入力８８
に入力される。この４画素の和が上限界値よりも大きい
場合は、４画素サンプルのすべてを２５５に設定する。
同様に、４画素の和が下限界値よりも小さい場合は、４
つのサンプルすべてを０に設定する。そうでない場合に
は、各画素は、変更を加えずに出力端子に送られる。加
算器・ラッチ８９は入力値を加算し合わせ、ラッチ９０
は入力値を格納する。一旦、加算が行なわれると、各画
素を上限界値９１及び下限界値と比較して、各出力画素
値９４が最大可能値、最小可能値または入力値のいずれ
であるべきかをＭＵＸ・ラッチ９３において判定する。
【００６１】カラー描写出力マルチプレクサ６８が画素
を増倍するので、画素の出力フォーマットはカラー描写
デマルチプレクサ２８の入力と同じになる。画素と制御
情報情報は、カラー描写時に中間調生成画素・バス２６
に、カラー描写時に中間調生成ユニット２５の中間調制
御バス２７に送られる。ここで図１６を参照すると、カ
ラー描写デマルチプレクサ２８と色範囲クリッピング・
ユニット３１とノイズ抑制ユニット６７とカラー描写マ
ルチプレクサ６８だけを含み、色範囲クリッピング・ユ
ニット３１とノイズ抑制ユニット６７が相対順で交換さ
れている、カラー描写ユニット２４の第２の実施例が図
示されている。第２の実施例は、第１の実施例と比べる
と複雑性が実質的に緩和されている長所を備えている
が、多様性に欠けている欠点のため、ガンマ補正又はコ
ントラスト拡大又はカラー・マスキングを実施できな
い。
【００６２】再び図３を見ると、中間調生成ユニット２
５は、連続する色調のＲＧＢデータ入力をカラー描写時
に中間調制御バス２７に、ＦＬＣＤディスプレイ５上の
表示に適した画素ＲＧＢＷ画素・データあたり４ビット
に変更する。出力画素・データは、フレーム記憶コント
ローラー７に、フレーム記憶６における記憶のために送
られる。
【００６３】ここで、中間調生成ユニット２５のオペレ
ーションの方法を以下に説明する。図２２に示すよう
に、入力画像フレームバッファ２３は、要求される並行
処理の度合いに応じて所定数の領域１０５，１０６，１
０７等に分割される。記号１０８，１０９，１１０で示
された多重誤差拡散処理は、入力フレームバッファの各
異なる領域に対して並行して開始され、各処理は図示し
たように、隣接する要素にその誤差を拡散して、図示の
ような隣接画素への拡散のための対応する誤差値ととも
に、出力装置に表示するための出力値（Ｏ）を作成す
る。この誤差拡散処理は、注目ラインの隣接画素に誤差
を拡散し続ける。
【００６４】図２３を参照すると、各処理がその領域の
４番目の画素に誤差を拡散する時の入力ラインの状態を
示している。これらの処理は、それら各領域の最後に処
理が到達するまで続けられる。次に図２４を参照する
と、２番目の最後の画素に到達すると、その領域の２番
目の最後の画素を画素１１１に誤差拡散したいという問
題が生じる。しかしながら、これは不可能である。なぜ
なら、この画素１１１は既に誤差が拡散されており、そ
の出力値が決定されている。その代わりに、画素１１１
の誤差値は次のライン上の画素１１２に加算される。
【００６５】図２５に示すように、所定の領域の最後の
画素１１３を誤差を拡散したいときに、更なる問題が発
生する。通常は、画素１１３に関連した誤差を画素１１
１，１１６に拡散することが要求される。しかしなが
ら、これら画素の出力値は、その前に誤差拡散処理１０
９（図２２）で決定されている。画素１１１，１１６に
加算されるであろう値は、その代わりに画素１１２及び
１１７に加算される。よって、画素１１２は、画素１１
３の誤差の１／８だけを受け取るのではなく、画素１１
３に関連する誤差の３／８が割り当てられる。他の誤差
拡散処理（例えば１０９）は、これら各領域のエッジで
同様の問題に遭遇し、これらの問題は同様の原理を使用
して解決される。
【００６６】上述の説明から明らかなように、多重誤差
拡散処理を用いることにより、高速のデータ入力レート
を維持しながら並列に誤差拡散を行なうことができる。
そして、通常の誤差拡散処理を入力ラインの異なるエリ
アに並行して実施するとともに、これらのエリアの境界
に位置している画素に対し、誤差拡散を行う画素及び重
み付けの係数の調整を行うことにより、つまりエリアの
境界部分で誤差拡散マトリクスの形状を変化させること
により誤差を完全に保存することができ、高画質な出力
画像を高速に得ることができる。
【００６７】図２６は図１の表示システム３の一構成を
示すブロック図で、上述した原理を実行するブロック並
列誤差拡散装置１１９が示されている。入力画素１２０
は７０ＭＨｚのレートで一度に２つずつ供給され、各画
素は、その画素の赤、緑、青のそれぞれの色情報として
８ビットを有し、全体として２４ビットの長さを有して
いる。入力画素１２０は入力デマルチプレクサ１２１で
分配（デマルチプレクス）され、ブロック並列誤差拡散
装置１１９の残りの部分は、４つの画素ブロックのグル
ープで、入力周波数の半分の３５ＭＨｚで作動する。
【００６８】ブロック並列誤差拡散装置１１９の出力デ
ータバス１２８は４ビットの画素データの４つのグルー
プの形式で、出力画素は２値レベルの赤、緑、青及び白
の（ＲＧＢＷ）画素を表示できる装置に表示するのに使
用される。そして、各４ビット画素データの１ビット
は、ＲＧＢＷの１つの色を表示するのに使用される。こ
の入力画素１２０は並列に入力補正ユニット１２２に送
られ、対応する入力画素が入力補正ユニット１２２に入
力されるとき、前の入力画素ラインから拡散された誤差
が注目画素ラインに加算される。この拡散された誤差
は、０〜４の番号が付された５個のセグメント誤差拡散
ブロック（ＳＥＤＢ）１２３より送られてくる。入力デ
ータの補正の際には、各画素に対する入力補正の結果
は、要求されたＳＥＤＢに書込まれる。
【００６９】このＳＥＤＢ１２３で実行される３次元フ
ルカラー誤差拡散方法は、１９８２年７月にコンピュー
タ・グラフィックス(Computer Graphics) 社より発行さ
れた，ポール・ハックバート(Paul Heckbert) 「フレー
ムバッファ表示のためのカラー画像量子化」(Color Ima
ge Quantization for Frame Buffer Display, Volume
16, Number 3) の２９７〜３０４頁に開示されている。
【００７０】この上述したハックバート(Heckbert)の論
文に開示された３次元誤差拡散技術を、画像の５つのセ
グメントに並列に適用することにより、表示装置のため
の画像処理を、より速度を低下させて行なうことができ
る。図２７を参照すると、１つのＳＥＤＢ１２３がより
詳細に示されている。各ＳＥＤＢは２５６×２７ビット
のＲＧＢラインメモリ１３４と、並列の３次元誤差拡散
ユニット（Ｐ３ＤＥＤＵ）１３５と、２５６×４ビット
のＲＧＢＷラインメモリ１３６とで構成され、２５６×
２７ビットのラインメモリ１３４の各入力２７ビット
は、誤差及び入力補正データのための正及び負の値を表
わすことができるように、赤、緑及び青のそれぞれに対
する９ビット値を表わしている。
【００７１】各ＳＥＤＢ１２３は、入力ラインの１／５
のラインセグメントに作用し、それぞれは中間データの
２５６画素を格納するのに十分なメモリ容量を備えてい
る。各ＳＥＤＢ１２３は、入力補正ユニット１２２から
の入力補正データを受取るために入力ライン周期の１／
５を要し、入力ライン周期の残りの４／５で、このデー
タに関する誤差拡散を完了している。これらＳＥＤＢ
は、各セグメントの入力データを利用できるように、１
つのラインに関して千鳥状に作用している。この誤差拡
散処理により、各画素のＲＧＢＷの値の形式で、対応す
るＲＧＢＷ出力が作成され、これらは、ＳＥＤＢ１２３
が次のラインの入力補正データを要求するのと同時に、
各ＲＧＢＷからＲＧＢＷ出力３０上に送り出される。こ
うして、ＳＥＤＢ１２３の入力と出力との間で、正確に
１ライン周期の遅延が生じることになる。
【００７２】図２６及び図２７を参照すると、ＳＥＤＢ
１２３は２段階で動作している。第１段階では、Ｐ３Ｄ
ＥＤＵ１３５はアイドル状態で、２５６×２７ビットの
ＲＧＢメモリ１３４は１サイクル当たり４つのサンプル
を入力補正ユニット１２２（図２６）に供給し、各サイ
クルごとに４つの補正されたサンプルを受取っている。
これと同時に、２５６×４ビットのＲＧＢＷラインメモ
リ１３６は各サイクル毎に４つのサンプルでアクセスさ
れ、その結果を図２６に示された出力ラッチ１２７に送
っている。この段階は入力ライン周期の約１／５の間続
き、これは所定のセグメントのデータがブロック並列誤
差拡散装置１１９に入力される時間に相当している。
【００７３】第２の段階では、ＳＥＤＢ１２３は誤差拡
散アルゴリズムを、２５６×２７ビットＲＧＢラインメ
モリ１３４の各サンプルに順番に適用して、結果として
生じた誤差を２５６×２７ビットＲＧＢラインメモリ１
３４の次のラインに書込み、ＲＧＢＷ出力を２５６×４
ビットのＲＧＢＷラインメモリ１３６に書込む。この段
階は、入力ライン周期の残りの４／５の間続く。
【００７４】入力補正ユニット１２２からデータを受取
ると同時に、各ＳＥＤＢ１２３はまたＳＥＤＢバス１２
６へのＳＥＤＢを介して、隣接するＳＥＤＢとの間でデ
ータを入替えて、セグメントの境界に亙って適正に拡散
を行ない、これにより境界の画素要素は適正に更新され
るようにしている。ＳＥＤＢ１２３からの出力データは
ラスター順に出力され、この出力データは出力ラッチ１
２７にラッチされる。そして、表示或は記憶のためにバ
ス１２８に送られる前に同期が取られる。この出力デー
タは、入力クロックレートの半分で、４つの並列サンプ
ルとしてブロック並列誤差拡散装置１１９より送り出さ
れる。
【００７５】データシーケンサ１２９は垂直及び水平情
報信号１３０を画素クロック情報とともに受取り、ＳＥ
ＤＢ１２３と制御出力発生器１３２への制御信号１３１
を発生している。この制御出力発生器１３２は、後続の
装置で必要とされるであろうフレーム、ライン及び画素
の有効信号を発生している。特定の係数や、誤差拡散処
理が注目画素に関連した誤差を割当てる画素の選択は実
質的に変更でき、これはこの分野で良く知られているこ
とである。
【００７６】ブロック並列誤差拡散装置１１９の実時間
処理を理解するために、動作の詳細な例が図２６及び図
２７に加えて、図２８〜図３１に示されている。図１０
は入力ライン（ｍ）の開始時点における５個のＳＥＤＢ
の状態を示しており、２５６×７ビットＲＧＢラインメ
モリ１３４は前のライン（ｍ−１）のデータを含んでい
る。このラインの最初のセグメントに対して、２５６×
７ビットＲＧＢラインメモリ１３４はライン（ｍ−１）
からライン（ｍ）に拡散された誤差を含んでいる。この
セグメントは完全に誤差が拡散されてしまっている。最
初のセグメントのための２５６×４ビットＲＧＢＷライ
ンメモリ１３６は、出力されるのを待っているライン
（ｍ−１）のためのデータを含み、他のラインセグメン
トの全ては部分的に誤差が拡散されているだけである。
これらセグメントのそれぞれに対して、２５６×７ビッ
トＲＧＢラインメモリ１３４は誤差拡散された画素のた
めの誤差データと、残りの画素のためのライン（ｍ−
１）より誤差拡散されるのを待っている補正された入力
データを含んでいる。各セグメントに対して、誤差拡散
された画素のそれぞれのためのＲＧＢＷデータが２５６
×４ビットＲＧＢＷラインメモリ１３６の中に記憶され
ている。図２８から明らかなように、入力ライン（ｍ）
の開始時点で、ＳＥＤＢ１は２番目のラインセグメント
の３／４に誤差拡散を完了しており、ＳＥＤＢ２は３番
目のラインセグメントの１／２に誤差拡散を完了してお
り、ＳＥＤＢ３は４番目のラインセグメントの１／４に
誤差拡散を完了しており、ＳＥＤＢ４は５番目と最後の
ラインセグメントにちょうど誤差拡散を開始するところ
である。
【００７７】図２９は、ブロック並列誤差拡散装置１１
９にライン（ｍ）の１／５（２０％）が入力されてしま
った後の状態を示している。最初のラインセグメントが
入力されている間、ＳＥＤＢ０のためのＰ３ＤＥＤＵ４
０はアイドル状態にある。入力補正ユニット１２２は２
５６×４ビットＲＧＢＷラインメモリ１３４より最初の
セグメントのための誤差を読出し、同じメモリの補正さ
れたラインｍに書き戻している。同時に、出力ラッチ１
２７は、最初のセグメントのために、２５６×４ビット
ＲＧＢＷラインメモリ１３６からのデータを読出し、そ
れをブロック並列誤差拡散装置１１９から送り出してい
る。この入力補正ユニット１２２と出力ラッチ１２７の
両方は、フルデータレート、即ち、最大１秒当たり１４
０Ｍサンプルで、ラインメモリをアクセスしている。最
初のラインセグメントが入力されている間、２番目、３
番目、４番目、５番目の各セグメントのための４個のＰ
３ＤＥＤＵユニット１３５は、記憶されているデータを
処理しながら、それら各セグメントの１／４に対して誤
差拡散を完了する。入力ラインが１／５完了するまで
に、ＳＥＤＢ０は誤差拡散のために用意され、ライン
（ｍ）のための補正された入力データの完全なセグメン
トを含んでおり、ＳＥＤＢ１はライン（ｍ−１）の拡散
を完了して、入力補正ユニット１２２と出力ラッチ１２
７はその動作を開始している。そしてＳＥＤＢ２とＳＥ
ＤＢ３とＳＥＤＢ４とは、更にセグメントの１／４分、
処理を前方に進めていることになる。
【００７８】図３０は５個のＳＥＤＢの状態、より詳細
には入力ライン（ｍ）における状態を示し、入力補正ユ
ニット１２２は４番目のセグメントに、ライン（ｍ）の
入力データを書込んでおり、出力ラッチ１２７は、同じ
セグメントよりのライン（ｍ−１）の拡散結果を読出し
ている。ＳＥＤＢ３のＰ３ＤＥＤＵユニットはアイドル
状態にある。最初の３つのセグメントに対するＰ３ＤＥ
ＤＵユニットは、全てライン（ｍ）のための、前以て入
力補正ユニット１２２により書込まれている補正入力デ
ータを処理している。ライン（ｍ）のＲＧＢＷデータ
は、最初の３つのセグメントの２５６×４ビットＲＧＢ
Ｗラインメモリ１３６に構築される。ＳＥＤＢ４のＰ３
ＤＥＤＵは、最後のセグメントでライン（ｍ−１）への
誤差拡散を完了する。
【００７９】図３１は、全データが１ライン先に進んだ
以外は、ライン（ｍ）の開始時点と同様にライン（ｍ）
が完了した状態を示し、これらＳＥＤＢがライン（ｍ＋
１）の入力待ちの状態にあるのを示している。上述の説
明で注目すべき２つの重要な点がある。第１に、各ＳＥ
ＤＢの各Ｐ３ＤＥＤＵユニットは、入力ライン周期の１
／５の間アイドル状態にあり、これにより入力補正ユニ
ット１２２と出力ラッチ１２７とが排他的に、ラインメ
モリのそのセグメントをアクセスできる。従って、各Ｐ
３ＤＥＤＵユニットは、ライン時間の残りの４／５で、
そのセグメントに対する誤差拡散を完了しなければなら
ない。このことは、ライン周期の４／５で、そのライン
の１／５に誤差拡散するために、Ｐ３ＤＥＤＵユニット
が入力データレートの１／４で動作することを意味して
いる。
【００８０】注目すべき第２の点は、入力補正ユニット
１２２と出力ラッチ１２７の両方が、１秒当たり１４０
メガ個のサンプルの最大データレートでラインメモリを
アクセスすることにある。ブロック並列誤差拡散装置１
１９の内部クロックレートは入力データレートの１／４
であるため、入力補正ユニット１２２と出力ラッチ１２
７は一度に４個のサンプルで、ラインメモリをアクセス
する。これは、入力補正ユニット１２２がアクセスする
時、１サイクル毎に、２５６×２７ビットＲＧＢライン
メモリ１３４より読出され、また書込まれるデータが１
０８ビットであることを表している。
【００８１】次に図３２を参照すると、図２６の入力補
正ユニット１２２がより詳しく示されている。入力補正
ユニット１２２は、１つのラインの誤差を次のラインの
入力データに加算することにより、画像のライン間に誤
差を拡散するのに必要な演算を実行している。入力補正
ユニット１２２は、１秒当たり最大１４０メガ個のサン
プルを扱うことができ、ラインからの入力データ１３８
を、一度に４サンプル入力して処理することができる。
ＳＥＤＢｓよりのＳＥＤＢ誤差データ１３９と入力デー
タは、入力補正ユニット１２２に送られ、その結果であ
る入力補正データ１４０がＳＥＤＢｓに戻される。
【００８２】入力補正ユニット１２２は１２個の同等の
９ビット並列誤差拡散（ＰＥＤ）加算器１４１と、加算
結果を保持するための１２個の９ビットラッチ１４２と
で構成されている。各ＰＥＤ加算器１４１は入力データ
１３８の１ロットと、ＳＥＤＢ入力インターフェースよ
りのＳＥＤＢ誤差データ１３９の１ロットとを受け取
る。ラッチされた加算結果は、ＳＥＤＢ出力インターフ
ェースに送られる。ＰＥＤ加算器１４１は、９ビットの
ＰＥＤの数値系を使用するように特別に設計されてい
る。これは、特別な数値系のために変更されたオーバー
フロー条件を備えた、標準的な９ビットの補数加算器を
使用することにより達成される。加算器がオーバーフロ
ーすると、その結果は適当な正或いは負の範囲内に抑え
られる。このＰＥＤの数値系では、上位の２ビットが
“１”にセットされていると入力が負であり、そうでな
い時は正である。このＰＥＤ加算器１４１のアルゴリズ
ムは以下のようである。
【００８３】 a ，b ，c ： ９ビットのＰＥＤ値 c out ： １ビットのキャリイ出力 c=a+b ； ｛キャリ出力ｃ ｏｕｔがオンの時に戻る｝ if (a(8)=0 OR a(7)=0) AND (b(8)=0 OR b(7)=0) ｛入力ａ，ｂが共に正｝ if (c out=1) OR (c(8)=1 AND c(7)=1) ｛キャリイ出力或いは結果が負｝ c=101111111; ｛正の最大値｝ if (a(8)=1 AND a(7)=1) AND (b(8)=1 OR b(7)=1) ｛入力ａ，ｂが共に負｝ if (c(8)=0 OR c(7)=0) c=110000000; ｛負の最大値｝ 再度、図２６及び図２７を参照すると、２５６×２７ビ
ットＲＧＢラインメモリ１３４が、データシーケンサ１
２９、入力補正ユニット１２２及び同じＳＥＤＢ１２３
内のＰ３ＤＥＤＵ１３５にインターフェースされて示さ
れている。
【００８４】図３３を参照すると、２５６×２７ビット
ＲＧＢラインメモリ１３４の構成がより詳しく示されて
いる。この２５６×２７ビットＲＧＢラインメモリ１３
４はＳＥＤＢ１２３の一部であり、種々のアドレス発生
回路を含み、２つのモード、即ち、１サイクル毎に１０
８ビット或いは２７ビットを読み書きできるモードの内
の１つのモードで、ＦＩＦＯとしてアクセスされる。１
０８ビットモードでは、２５６×２７ビットＲＧＢライ
ンメモリ１３４は、入力補正ユニット１２２よりの読出
し及び書込みを行う。２７ビットモードでは、２５６×
２７ビットＲＧＢラインメモリ１３４は、同じＳＥＤＢ
のＰ３ＤＥＤＵ１３５よりの読出し及び書込みを行う。
いずれのモードにおいてもアクセスは、図２６のデータ
シーケンサ１２９よりの制御信号により初期化される。
【００８５】２５６×２７ビットＲＧＢラインメモリ１
３４は、別々の読出しポートと書込みポートを有する６
４ワード×１０８ビットメモリアレイ１４３を含み、メ
モリへの書込みポート１４４は入力補正ユニット１２２
或いは関連するＰ３ＤＥＤＵ１３５のいずれかよりのデ
ータを取り込み、書込み制御モジュール１４５により制
御されている。メモリアレイ１４３のデータ読出しポー
ト１４６よりのデータは、読出し制御モジュール１４７
の制御の下に、いずれかのインターフェースに送られて
いる。
【００８６】入力選択ユニット１４８は、データ源を選
択する信号１４９により制御され、もしデータが入力補
正ユニット１２２のインターフェースより送られてくる
時は、そのデータはそのまま通過する。もしデータがＰ
３ＤＥＤＵインターフェースから入力される時は、３つ
の連続するサンプルがラッチされ、後続の１サンプルと
結合されて、４サイクル毎に一度書き込まれる１０８ビ
ットの書込みデータを作成する。
【００８７】書込み制御モジュール１４５は、データシ
ーケンサ１２９（図２６）よりのEN IC 信号１５０と、
Ｐ３ＤＥＤＵインターフェースよりのP3DEDU VALID信号
１５１とを受け取る。EN IC 信号１５０が出力される
と、入力補正ユニット１２２のデータが書込みのために
選択され、各サイクル毎に、メモリアレイのある場所に
書き込まれる。P3DEDU VALID信号１５１が出力される
と、Ｐ３ＤＥＤＵよりのデータが書込みのために選択さ
れ、４サイクル毎に、メモリアレイのある場所に書き込
まれる。これらいずれの信号も出力されない時は、書込
みが行われず、書込みアドレスがリセットされる。
【００８８】２５６×２７ビットＲＧＢラインメモリ１
３４は、メモリアレイ１４３のデータを入力補正ユニッ
ト１２２に送り出すためのトライステートバッファ１５
２を備えており、このトライステートバッファ１５２
は、EN IC 信号１５０が出力されたときに、読出し制御
モジュール１４７によってイネーブルにされる。出力マ
ルチプレクサ１５３はメモリアレイの出力から、Ｐ３Ｄ
ＥＤＵインターフェースに出力される２７ビットを選択
している。アレイ出力を構成している４つの２７ビット
グループは、順次選択される。
【００８９】読出し制御モジュール１４７は、データシ
ーケンサ１２９よりのEN IC 信号とEN P3DEDU 信号１５
０を取り込む。EN IC 信号１５０が出力されると、トラ
イステートバッファ１５２がイネーブルになり、メモリ
アレイ１４３が各サイクルで一度読出される。EN P3DED
U 信号が出力されると、読出し制御モジュール１４７が
４サイクル毎に１つの場所を読出し、出力マルチプレク
サ１５３を切り換え、IC VALID信号１５４をＰ３ＤＥＤ
Ｕインターフェースに送り出す。いずれの信号も出力さ
れないときは、読み出しが行われず、読出しアドレスが
リセットされる。
【００９０】図２６及び図２７を参照すると、Ｐ３ＤＥ
ＤＵ１３５への、或いはよりのデータは、各クロックサ
イクルで各方向への３つの９ビットの数値形式である。
Ｐ３ＤＥＤＵ１３５へのデータは、そのセグメントにお
ける各ＲＧＢ画素ための入力補正された成分を表してい
る。Ｐ３ＤＥＤＵ１３５から２５６×２７ビットＲＧＢ
ラインメモリ１３４へのデータは、各画素に対して次の
ラインに拡散されるべき誤差値を表している。
【００９１】次に図３４を参照すると、Ｐ３ＤＥＤＵ１
３５がより詳細に示されている。このＰ３ＤＥＤＵ１３
５は、内部Ｐ３ＤＥＤＵレジスタ１５６と、注目ライン
画素パイプライン（ＣＬＰＰ）１５７と、３次元ルック
アップユニット（３ＤＬＵ）１５８及び次ライン誤差パ
イプライン（ＮＬＥＰ）１５９とを備える４つの主な部
分で構成されている。
【００９２】補正された入力データ１６０は、２５６×
２７ビットＲＧＢラインメモリ１３４よりＣＬＰＰ１５
７に送られる。このＣＬＰＰ１５７は、入力データと、
以前の誤差結果、そしてある時には、内部Ｐ３ＤＥＤＵ
レジスタ１５６の内容に基づいて注目ライン上の画素の
ための補正値を発生している。各注目ラインの画素値が
計算されると、それは３次元のルックアップユニット
（３ＤＬＵ）１５８に送られる。このルックアップユニ
ット１５８は、画素値に最も近いＲＧＢＷの頂点（vert
ex) を探し、ＲＧＢ空間で、この頂点の座標値を見出
し、ハックバート(Heckbert)処理に従って、画素値と頂
点のＲＧＢ座標との間の差である誤差を求める。この誤
差値はラッチされ、３ＤＬＵ１５８で１サイクルだけ遅
延される。この頂点のＲＧＢＷ出力１３７は、２５６×
４ビットＲＧＢＷラインメモリ１３６に出力され、頂点
のＲＧＢ値とラッチされた誤差とがＣＬＰＰ１５７に帰
還されている間、注目ラインの次の画素値の計算に使用
される。
【００９３】次ライン誤差パイプライン（ＮＬＥＰ）１
５９は、３ＤＬＵ１５８より、ラッチされた誤差値を入
力している。このパイプライン１５９は、連続した画素
の誤差の重み付け加算を行って、各画素値における次の
ラインに送られる誤差値を計算している。又ときには、
内部Ｐ３ＤＥＤＵレジスタ１５６からの値が、この計算
に使用される。この加算結果は、ライン１６０を介して
２５６×２７ビットＲＧＢラインメモリ１３４と、ライ
ン１２６を介して隣接するＰ３ＤＥＤＵ送られる。
【００９４】制御信号（例えば１６１）はデータととも
に各ユニットを通過し、各インターフェース部では、デ
ータは、そのインターフェース部のデータが有効である
ときにいつも出力されるＶＡＬＩＤ信号を伴っている。
これら制御信号は各モジュール内で局部的な制御信号を
発生したり、全てのインターフェース部で制御信号を発
生するのに使用される。
【００９５】図３５を参照すると、内部Ｐ３ＤＥＤＵレ
ジスタ１５６がより詳しく示されており、簡略化するた
めに、赤色のチャネルのデータパスのみが示されている
が、他の青、緑色のデータパスも同様である。内部Ｐ３
ＤＥＤＵレジスタ１５６はＰ３ＤＥＤＵ１３５の一部を
形成している。各色に対して４個の内部Ｐ３ＤＥＤＵレ
ジスタ１５６があり、その出力（赤チャネルに対して）
は、R IPP1，R IPP0，R IPN1，R IPN0で示されている。
R IPP1，R IPP0は前のセグメントよりの内部Ｐ３ＤＥＤ
Ｕの誤差を表わし、PREV VALID IN 信号が出力されたと
き、Ｒ ＰＲＥＶよりの順にロードされる。R IPN1，R
IPN0は次のセグメントよりの内部Ｐ３ＤＥＤＵの誤差を
表わし、NEXT VALID IN 信号が出力されたとき、Ｒ Ｎ
ＥＸＴよりの順にロードされる。
【００９６】図３４を参照すると、Ｐ３ＤＥＤＵ１３５
はＳＥＤＢよりＳＥＤＢバス１２６を通して２つの隣接
するＰ３ＤＥＤＵからのデータを交換している。３つの
９ビット信号が隣接するＰ３ＤＥＤＵのそれぞれより入
力される。更に、Ｐ３ＤＥＤＵ誤差信号が隣接するＰ３
ＤＥＤＵのそれぞれに送られ、隣接するＰ３ＤＥＤＵよ
りのデータは、隣接セグメントより注目セグメントへの
Ｐ３ＤＥＤＵ誤差拡散を表わしている。Ｐ３ＤＥＤＵ１
３５で処理された完全なセグメントのそれぞれのため
に、２つの値が前のセグメントより入力され、次のセグ
メントより２つの値が入力される。同様に、Ｐ３ＤＥＤ
Ｕの誤差出力は、２つのサンプルを前のセグメントに、
２つのサンプルを次のセグメントに送るのに使用され
る。
【００９７】Ｐ３ＤＥＤＵレジスタ１５６よりのデータ
は、注目ラインの次の画素を計算するためにＣＬＰＰ１
５７で使用される場合がある。図３６を参照すると、こ
こには注目ライン画素パイプライン（ＣＬＰＰ）１５７
がより詳細に示されている。ここでもまた、簡略化する
ために赤チャネルのデータパスのみが示されている。
【００９８】ＣＬＰＰ１５７は、ＣＬＰＰ制御ユニット
１６７と、３入力Ｐ３ＤＥＤＵ加算器１６２と、２入力
Ｐ３ＤＥＤＵ減算器１６３と、加算器入力を選択するた
めのマルチプレクサ１６４と、２つのラッチ１６５，１
６６を備えている。入力される画素データＲ ＩＣはラ
ッチ１６５にラッチされ、Ｐ３ＤＥＤＵ加算器１６２に
送られる。このＰ３ＤＥＤＵ加算器１６２の他の入力
は、ラッチされたＣＬＰＰ出力Ｒ ＣＬＰＰと、ＣＬＰ
Ｐ制御ユニット１６７の制御の下に３ＤＬＵ１５８の誤
差出力Ｒ ３ＤＬＵと２つの内部Ｐ３ＤＥＤＵレジスタ
１５６よりのＲ ＩＰＰ０，Ｒ ＩＰＰ１のいずれかを選
択するマルチプレクサの出力である。この加算器の出力
は、直接Ｐ３ＤＥＤＵ減算器１６３に送られ、そこで３
ＤＬＵ１５８の頂点選択出力Ｒ ＶＥＲがそれから引か
れる。
【００９９】Ｒ ３ＤＬＵは２つ前の位置の画素より注
目画素に拡散された誤差を表わしており、前の画素より
の誤差は、（Ｒ ＣＬＰＰ−Ｒ ＶＥＲ）となる。Ｒ
ＶＥＲよりラッチ１６６へのパスを出来るだけ早くしな
がら、注目画素にこれら２つの誤差を拡散するために加
算器と減算器とが組み合されている。マルチプレクサ１
６４による選択、ラッチ１６５，１６６のリセット信号
は、ＩＣ ＶＡＬＩＤ入力より得られたＣＬＰＰ制御ユ
ニット１６７よりの信号により制御されている。これら
制御信号により、ＣＬＰＰ１５７がラインセグメントの
開始時点で正確に起動するのを確実にしている。特に、
Ｒ ＣＬＰＰはセグメントの最初の画素が計算されてい
る間“０”にセットされ、これによりＲ ＶＥＲを順に
強制的に“０”にする。ＣＬＰＰ制御ユニット１６７は
またＲ ＣＬＰＰ出力上に有効データがあることを示す
ＣＬＰＰ ＶＡＬＩＤ信号を出力している。ＣＬＰＰ１
５７の完全なアルゴリズムは以下のようである。
【０１００】画素０： R SUM(0)=R IC(0)+ R IPP0 +
(2/8)×R CLPP - (2/8)×R VER =R IC(0)+ R IPP0 since R CLPP = R VER = 0 画素１： R SUM(1)=R IC(1)+ R IPP1 + (2/8)×R CLPP
- (2/8)×R VER 画素ｎ（１＜ｎ＜Ｎ−１）： R SUM(n)=R IC(n)+ (1/8) ×R 3DLU+ (2/8) ×R CLPP -
(2/8)×R VER 図３７を参照する。ここには３次元ルックアップユニッ
ト（３ＤＬＵ）１５８が詳しく示されている。この３Ｄ
ＬＵ１５８は、ＣＬＰＰ１５７で計算がされるともに、
各注目ライン画素を受取っている。３ＤＬＵ１５８は、
計算されると注目画素を取出し、その画素値に最も近い
ＲＧＢＷの頂点を探す。そして、ＲＧＢ空間内で、その
頂点の座標を見つける処理に進む。そして、次に誤差を
処理する。
【０１０１】入力画素の３つの成分は、最初にその値を
０から２５５に限定し、それから３２で割って、その結
果を丸めることにより、それぞれ７３から３ビットに減
少されている。その結果の９ビットが、ＦＬＣＤパネル
に表示できる１６個のＲＧＢＷの値の１つを選択する選
択ＲＯＭ１６９をアドレスするのに使用されている。こ
の選択された頂点は、ラッチ１７３を介して２５６×４
ビットＲＧＢＷラインメモリ１３６に送られる。
【０１０２】選択されたＲＧＢＷの頂点はまた、頂点変
換ユニット１７０によってＲＧＢ空間に変換され、この
頂点変換ユニット１７０は、ＲＧＢ空間におけるＲＧＢ
Ｗ頂点の座標を特定する６個のレジスタ、ＷＰＲｅｄ，
ＲＰＲｅｄ，ＷＰＧｒｅｅｎ，ＧＰＧｒｅｅｎ，ＷＰＢ
ｌｕｅ，ＢＰＢｌｕｅ（図示せず）を使用している。こ
の変換により生じるＲＧＢ頂点は、３ＤＬＵ１５８に送
られる。それはまた、入力画素値より差し引かれ、３Ｄ
ＬＵ１５８より出力される前にラッチ１７２にラッチさ
れる３ＤＬＵ誤差値を与えている。３ＤＬＵ誤差値とＲ
ＧＢ頂点値は、注目ライン上の次の画素値を計算するＣ
ＬＰＰ１５７に帰還される。３ＤＬＵ ＶＡＬＩＤは有効
な３ＤＬＵ１５８誤差データを示すために出力される。
【０１０３】図３８を参照する。ここには次ライン誤差
パイプライン（ＮＬＥＰ）１５９が詳細示されており、
ここでもまた、簡略化のために赤チャネルのみが示され
ている。ＮＬＥＰは、３ＤＬＵ１５８からの各画素のた
めの計算された誤差を取り込み、内部のＰ３ＤＥＤＵデ
ータとともに、次のラインの各画素に拡散されるべき誤
差の合計を発生している。ＮＬＥＰ１５９は３ＤＬＵ１
５８からの誤差データのためのパイプライン１７４と、
５入力加算器１７５と、加算器の入力を選択するための
マルチプレクサ１７６と制御回路１７７とを備えてい
る。ＮＬＥＰ１５９の動作は、入力信号３ＤＬＵ ＶＡ
ＬＩＤに基づいている。この信号は、最初の有効誤差が
Ｒ ３ＤＬＵに表われる時に３ＤＬＵ１５８により出力
され、そのセグメントの最後の有効誤差まで出力されて
いる。Ｒ ３ＤＬＵ上のデータは、３つのラッチ１７４
を通して並列になっているため、３ＤＬＵ１５８よりの
４つの最も最近の誤差値が何時でも利用できるようにな
っている。３ＤＬＵ１５８より有効な誤差データが転送
されていないとき（即ち、３ＤＬＵ ＶＡＬＩＤが出力さ
れていないとき）は、Ｒ ３ＤＬＵは常に０である。
【０１０４】その動作の大部分で、マルチプレクサ１７
６が選択され、加算器１７５は次の計算を行なう。 RSUM=(1/8)×R 3DLU+ (1/8) ×R 3DLU1+ (2/8)×R 3DLU
2+ (1/8)×R 3DLU3 ＮＬＥＰ１５９によって作成された最初の出力は、前の
セグメントに送られるべき２つの誤差値である。これら
の誤差値の最初は、そのセグメントの最初の画素の誤差
Ｒ ３ＤＬＵ（０）がＲ ３ＤＬＵ上にあるときに作成
され、２番目の誤差値は１クロックサイクル後に作成さ
れる。ＰＲＥＶ ＶＡＬＩＤ ＯＵＴ信号は、これら前
のセグメントの誤差が出力Ｒ ＥＲＲ上にあるときに出
力され、その値は以下のようである。
【０１０５】サイクル２ R ERR = (1/8) ×R 3D
LU(0) （加算器の他の入力は０） サイクル１ R ERR = (1/8) ×R 3DLU(1)+ (1/8)
×R 3DLU(0) （加算器の他の入力は０） 後続のサイクルでは、ＥＲＲ ＶＡＬＩＤ信号が出力さ
れ、次のラインの注目セグメントのための誤差が出力に
表われ始める。
【０１０６】サイクル０ R ERR = (1/8) ×R 3D
LU(2)+ (1/8)×R 3DLU(1) + (2/8)×R 3DLU(0) サイクルＫ（１＜ｎ＜Ｎ−３） R ERR = (1/8) ×R 3DLU(n+2)+ (1/8)×R 3DLU(n+1)+(2
/8) ×R 3DLU(n) +(1/8)×R 3DLU(n-1) サイクルＮ−２では、そのセグメントの２番目の最後の
画素のために次ライン誤差が作成される。ＤＡＴＡ Ｖ
ＡＬＩＤ信号は、転送されるべき誤差がないので出力さ
れなくなる。このサイクルでは、マルチプレクサ１７６
は内部Ｐ３ＤＥＤＵ誤差レジスタの、次にセグメントか
ら次のラインの画素Ｎ−２に拡散されるべき誤差を表わ
すＲ ＩＰＮ１（図３５）を選択するように切り換えら
れる。
【０１０７】サイクルＮ−２ R ERR = R IPN1 +(1/
8) ×R 3DLU(N-1) +(2/8)×R 3DLU(N-2) + (1/8) ×R 3
DLU(N-3) 次のサイクルでは、マルチプレクサ１７６は他の内部Ｐ
３ＤＥＤＵ誤差レジスタのＲ ＩＰＮ０を選択するよう
に切り換えられる。３ＤＬＵ１５８よりの０となった誤
差は、今迄にパイプラインを伝播している。
【０１０８】サイクルＮ−１ R ERR = R IPN0 + 0 +
(2/8)×R 3DLU(N-1) +(1/8)×R 3DLU(N-2) サイクルＮ−１に続いて、ＥＲＲ ＶＡＬＩＤ信号が出
力され、ＮＥＸＴ ＶＡＬＩＤ ＯＵＴが出力される。
この段階で、Ｒ ３ＤＬＵ（Ｎ−１）を保持しているＲ
３ＤＬＵ２とＲ ３ＤＬＵ（Ｎ−２）を保持している
Ｒ ３ＤＬＵ３と共に、誤差パイプラインは一時的にホ
ールドされる。最終的な２つの出力は、次のセグメント
に拡散される誤差で、それらは下記のように表わされ
る。
【０１０９】サイクルＮ R ERR = (2/8) ×R 3D
LU(N-1)+ (1/8)×R 3DLU(N-2) サイクルＮ＋１ R ERR = (2/8) ×R 3DLU(N-1) ＮＬＥＰ１５９は、次のライン上の各画素位置に伝播さ
れるべき累積誤差を２５６×２７ビットＲＧＢラインメ
モリ１３４に送り出し、次のライン上の隣接セグメント
に伝播されるべき誤差を、他のＰ３ＤＥＤＵｓに出力し
ている。
【０１１０】図３９を参照すると、ここには２５６×４
ビットＲＧＢラインメモリ１３６がより詳しく示されて
いる。図２８に示すように、２５６×４ビットＲＧＢラ
インメモリ１３６はＳＥＤＢ１２３の一部を形成してお
り、データシーケンサ１２９と、Ｐ３ＤＥＤＵ１３５と
出力ラッチ１２７にインターフェースされている。この
ラインメモリ１３６は書込み制御回路１７９と読出し制
御回路１８０とを有し、これにより２つのモードの内の
１つのモードで、各サイクルで４ビットを書込み、或は
各サイクルごとに１６ビットを読出す、ＦＩＦＯとして
アクセス出来るようになっている。４ビット書込みモー
ドでは、２５６×４ビットＲＧＢＷラインメモリ１３６
は、同じＳＥＤＢのＰ３ＤＥＤＵ１３５により書込ま
れ、１６ビットの読出しモードでは、２５６×４ビット
ＲＧＢＷラインメモリ１３６は出力ラッチ１２７により
読出される。あるモード或は他のモードでのアクセス
は、データシーケンサ１２９とＰ３ＤＥＤＵ１３５より
の制御信号により初期化される。
【０１１１】２５６×４ビットＲＧＢＷラインメモリ１
３６は、独立した読出しポートと書込みポートを備える
６４ワード×１６ビットメモリアレイ１８１を含んでい
る。メモリ書込みポートはＰ３ＤＥＤＵインターフェー
スよりのデータを取り込み、書込み制御回路１７９によ
り制御されている。読出しポートのデータは、読出し制
御回路１８０の制御の下に、トライステートバッファ１
８２を介して出力ラッチ１２７のインターフェースに送
られる。
【０１１２】入力ラッチ１８３はＰ３ＤＥＤＵ１３５か
らの４ビットデータを組み立てて、メモリアレイに書込
むための１６ビットワードを作成する。３つの連続した
サンプルがラッチされ、後続のサンプルと組み合され
て、４サイクルに一度ずつメモリアレイに書込まれる１
６ビット書込みデータを作成する。書込み制御回路１７
９はＰ３ＤＥＤＵ ＶＡＬＩＤ信号を取り込み、入力ラ
ッチ制御信号を発生し、メモリアレイへの書込み制御を
行なっており、これによりＰ３ＤＥＤＵ ＶＡＬＩＤ信
号が出力されている間に、４サイクル毎にメモリアレイ
の１つのロケーションにデータが書込まれる。このＶＡ
ＬＩＤ信号が出力されないときは、書込みは行なわれ
ず、書込みアドレスはリセットされている。
【０１１３】トライステートバッファ１８２はメモリア
レイよりのデータを、出力ラッチインターフェースに出
力している。これらバッファ１８２は、ＥＮ ＲＥＡＤ
信号が出力されているときに読出し制御回路１８０によ
りイネーブルにされる。トライステートバッファ１８２
は、データシーケンサ１２９からのＥＮ ＲＥＡＤ信号
を取り込み、それが出力されているときトライステート
バッファ１８２はイネーブルされ、メモリアレイ１８１
は各サイクル毎に一度だけ読み出される。ＥＮ ＲＥＡ
Ｄ信号が出力されないときは、読出しは行なわれず、読
出しアドレスはリセットされる。データシーケンサ１２
９からの制御信号は、２５６×４ビットラインメモリ１
３６の読出しモードにおける動作を初期化する。
【０１１４】図４０を参照すると、データシーケンサ１
２９が詳細に示されており、このデータシーケンサ１２
９はブロック並列誤差拡散装置１１９の全ての他のモジ
ュールの動作を制御している。このシーケンサ１２９
は、包括的に他のモジュールの動作を制御する構成(con
figuration) レジスタ１８４を含んでいる。このシーケ
ンサはまた、他のモジュール、特にＳＥＤＢｓの順序を
制御するのに使用されるラインカウンタ１８５、画素カ
ウンタ１８６を含んでいる。
【０１１５】１つのフレームに対するデータシーケンサ
１２９の動作は、ブロック並列誤差拡散装置１１９への
ＶＳＹＮＣ入力信号のアクティブなエッジが検出される
と開始され、これによりラインカウンタ１８５にＭｉｎ
Ｌｉｎｅレジスタ１８８より値がロードされる。このラ
インカウンタ１８５は、ブロック並列誤差拡散装置１１
９に入力されるＨＳＹＮＣのアクティブエッジが表われ
る毎にインクリメントされる。このＨＳＹＮＣのアクテ
ィブエッジにより、またＭｉｎＰｉｘｅｌレジスタ１８
９より画素カウンタ１８６に値がロードされ、この画素
カウンタ１８６はＰＣＬＫサイクル毎に４ずつカウント
アップされる。
【０１１６】このラインカウンタ１８５は０、及びＭａ
ｘＬｉｎｅレジスタ１９０と比較され、ブロック並列誤
差拡散装置１１９が各ラインの有効部分を処理している
かが判断される。この比較の結果は、構成レジスタ１８
４の内容とともに、一般的な制御ブロック１９１に送ら
れる。この一般的な制御ブロックは１９１は、包括的な
リセット信号やイネーブル信号や、ブロック並列誤差拡
散装置１１９の他のモジュールのテスト信号などを生成
している。このブロック１９１はまた、ＳＥＤＢ順序信
号を発生するデータシーケンサ１２９の残りの機能を制
御している。
【０１１７】ＳＥＤＢセグメントカウンタ１８７は主に
３つのカウンタからなり、クロックをＮ／４サイクルに
分割する２つのカウンタがある。ここでＮは、セグメン
ト長レジスタ１９２の値を示している。カウンタは交互
のラインに使用され、最初の４個のＳＥＤＢのための制
御信号を作成している。３番目のカウンタは、クロック
をＬ／４に分割しており、ここでＬは最後のセグメント
長レジスタ１９３の値である。このカウンタは各サイク
ルごとに使用され、ＳＥＤＢ４のための制御信号を作成
している。
【０１１８】図４１を参照する。この図４１には、ＳＥ
ＤＢよりのデータを取り込んで、出力データバス１３０
に出力する前に、それをフォーマットする出力ラッチ１
２７が示されている。カラーの場合には、これは単にデ
ータを１サイクル分遅延させるだけである。出力ラッチ
１２７はまたフレーム、ライン及び画素有効出力信号を
ラッチしており、これによりこれらの信号が出力データ
とともに段階に留まることができる。
【０１１９】ＳＥＤＢよりのデータは各クロックサイク
ル毎に４つの４ビット形式であり、４つの連続する画素
のＲＧＢＷ或は白黒の値を表わしている。出力ラッチ１
２７は実質的に２つのフリップフロップのバンクであ
り、第１のバンクはＰＣＬＫの立ち下がりでクロックさ
れ、有効(VALID) 信号は各サイクル毎にラッチされる。
第２のラッチされたバンクは、ＰＣＬＫの立ち上がりエ
ッジでクロックされ、出力を駆動している。
【０１２０】図２に示すように、表示システム３は４ビ
ットをＦＬＣＤ表示装置５の各々カラー出力画素に対し
て、すなわち、ディスプレイの赤色と白色と緑色と青色
の部分の各々に１ビット含む、フレーム記憶６を備えて
いる。レンダリングユニット１６の出力は、フレーム記
憶コントローラー７に送られてフレーム記憶６に記憶さ
れる。実施例において、フレーム記憶６はダブル・バッ
ファとして構成されており、入力する再生されたフレー
ムは半分の状態で記憶される、これに対して、前のフレ
ームで満たされている他の半分はＦＬＣＤディスプレイ
５のライン毎の更新に使用できる。そこで、フレーム記
憶６のサイズは、好都合に１２８０（ラインあたりの画
素数）×１０２４（フレームあたりのライン数）×４
（画素あたりのビット数）×２ =１０Mbits になる。フ
レーム記憶６に対するアクセスはフレーム記憶コントロ
ーラー７によって制御される。フレーム記憶６から要求
されるアクセスには４つのタイプがある。
【０１２１】１．レンダリングユニット１６からの再生
書き込み ２．ＦＬＣＤ表示装置５からライン設定器７１による読
み取り ３．コントロール・アクセス読み取りと書き込み ４．リフレッシュ・サイクル 速度効率のために、長いシーケンス・アクセスが高速ペ
ージ・モードで実施される。アクセスが高速ページ・モ
ードにある時に、フレーム記憶コントローラー７は、Ｆ
ＩＦＯバッファを取り入れてページ・モード・バースト
を累算することができる。
【０１２２】フレーム記憶コントローラー７は、アドレ
ス描写ロジックも取り入れることができるが、その目的
はセルフ・リフレッシュを入力ビデオ・データによって
行う時に、フレーム記憶６のＤＲＡＭ列アクセスを拡大
することにある。別のリフレッシュ・コントローラー
が、入力ビデオ・レートと幾何学的形状がセルフ・リフ
レッシュを与えないケースのため取り入れられることも
できる。如何なる時でも、レンダリングユニット１６又
はライン設定器７１又は内部リフレッシュ・コントロー
ラー或いはその全ては、フレーム記憶６に対するアクセ
スを要求すると思われる。これらのアクセスの一部は高
速ページ・モードで行われると考えられる。このよう
に、他の待機モジュールが要求されるようにバッファさ
れたそれらのデータを持つ間、どのモジュールがフレー
ム記憶６に対してアクセスすべきかを決定するフレーム
記憶コントローラー７への要求がある。
【０１２３】ここで図７７において、画素あたり４ビッ
トをもつ４セットの画素・データから成る、レンダリン
グユニット１６の画像データの形式が図示されている。
入力データの全体的なサイズは１６ビット・ワード３９
１になる。ここで図７８において、フレーム記憶６は、
６つの記憶データを、４８ビット長ワード３９２にパッ
クされている３ワード３９１のフォーマットで記憶して
いる。これは、少なくとも４つの隣接する画素が、フレ
ーム記憶６にいつでも書き込まれることを可能にする。
【０１２４】従って、フレーム記憶６メモリ画像データ
・バスは、１つの４８ビット長ワード幅になり、レンダ
リングユニット１６とライン設定器７１は１つの１６ビ
ット・ワード・サイズ・データ・パケットを１回で処理
し、ＦＬＣＤディスプレイ５の自然アドレス設定ユニッ
トは１つの４ビット・画素・データ・パケットになる。
これらの異なる考え方は、フレーム記憶コントローラー
７の周囲の種々のインタフェースから見られるように、
数多くの“フレーム記憶メモリ・アドレス・モデル”を
利用することにより統合される。フレーム記憶コントロ
ーラー７は適切な変換をアドレス設定モデル間で行う。
【０１２５】第１フレーム記憶メモリ・アドレス・モデ
ルはライン設定器７１によって用いられる“スクリーン
・アドレス・モデル”である。ラインディスパッチャユ
ニット１２は、どのラインをＦＬＣＤディスプレイ５に
送るべきかについて決定する。それは、ライン数をライ
ンディスパッチャユニット１２にラインディスパッチャ
ユニットバス７０のライン設定器に沿って送る。この数
は、スクリーン・アドレスの“ｙ”成分として、ゼロに
デフォルトする“ｘ”成分として見なされる。スクリー
ン・アドレスは、物理的なアドレスに変換されてフレー
ム記憶６の高速ページ・モード読み取りの初期設定に用
いられる。次の高速ページ・モード・アクセスは、十分
に全体のラインを作成できて、残りの物理的なアドレス
がフレーム記憶コントローラー７で計算されるように実
施される。
【０１２６】第２のフレーム記憶メモリ・アドレス・モ
デルは、レンダリングユニット１６によって用いられる
“ゼロ・アドレス・モデル”である。レンダリングユニ
ット１６は、出力する画像データとアドレスを供給する
ことを要求されない。画素は１６ビット・ワードに単純
にパックされ、シーケンスでフレーム記憶コントローラ
ー７にクロック計時される。フレーム記憶６メモリと、
ＦＬＣＤディスプレイ５のデータのロケーションは、種
々の同期信号によってリセットされるフレーム記憶コン
トローラー７の内部の、数多くの内部アドレス・データ
・カウンタによって制御される。これらの同期信号は、
内部データ・アドレス・カウンターがフレーム記憶６の
最初のラインの開始位置を指示するためにリセットされ
る、新しいフレームと信号の開始位置に現れるFVALID信
号と、内部データ・アドレス・カウンタがフレーム記憶
６の次のラインの開始位置を指示するために進められ
る、新しいラインと信号の開始位置に現れるLVALID信号
と、指示される時に、入力画素・データが有効なことを
示す、PVALID信号を含んでいる。
【０１２７】ここで図７９において、フレーム記憶コン
トローラー７が更に詳細に図示されている。フレーム記
憶コントローラー７は、フレーム記憶アービター３９３
と、レンダリング・データ・キュー３９４と、リフレッ
シュ・コントローラー３９５と、ＦＬＣＤデータ・キュ
ー３９６とで構成されている。フレーム記憶コントロー
ラー７は、フレーム記憶をレンダリングユニット１６と
ライン設定器７１からアクセスする要請を受け取る。競
合がアクセス要請間に生じると、フレーム記憶アービタ
ー３９３は、相対優先順位を指示して１つを進めること
を可能にする。優先順位は、初期設定と制御マイクロプ
ロセッサ１１によってプログラム設定される。フレーム
記憶コントローラー７は、入力アドレスもＤＲＡＭアレ
イから成るフレーム記憶６の物理的な列とカラム・アド
レスに相応して描写する。フレーム記憶アービター３９
３は、その近くのモジュールと、要請承認ハンドシェー
ク信号から、そのうえ、アドレスとデータ・バスとバッ
ファ選択と他の読み取り書き込み制御信号からインタフ
ェース接続する。フレーム記憶アクセス要請を行うのは
実行開始リニア・アドレスである。要請が最初に承認さ
れると、スタート・アドレスがフレーム記憶アービター
３９３に読み取られて内部レジスターにロードされる。
更なるアドレス・情報は要請モジュールから要求されな
い。長いワードがフレーム記憶６に書き込まれると、個
々の書き込み制御信号はどの構成ワードが実際に書き込
まれるかについて選択する。要請承認信号は、ページ・
モード・アクセスが終了するまで、非動作状態になる要
請によって示されるようにして、データ長ワードに同期
してクロック計時するために用いられる。
【０１２８】レンダリングユニット１６からレンダリン
グされた画像データは、１秒に３５メガワードまで非同
期状態でフレーム記憶コントローラー７に進むことがで
きる。レンダリング・データ・キュー３９４は、このデ
ータをそれ自体のクロックに再び同期してそれを内部Ｆ
ＩＦＯに十分に高速ページ・モード書き込みバーストを
満たすまで記憶する。書き込み要請は、同期信号から計
算される開始実行リニア・アドレスと共に、フレーム記
憶アービター３９３に送られる。この要請に応答して、
フレーム記憶アービター３９３は、承認信号を用いて、
十分な長さのワードをレンダリング・データ・キュー３
９４からクロック計時して、高速ページ・モード書き込
みバーストを満たす。
【０１２９】ＦＬＣＤデータ・キュー３９６は、スクリ
ーン・ライン数をライン設定器７１から開始位置リニア
・アドレスに変換し、かつ、フレーム記憶アービター３
９３に対する読み取り要請だけでなく、これも示すこと
によって、表示コントローラー４へのライン設定器７１
を経由する転送のために画像データを要請する。この読
み取り要請が満足され、かつ、ＦＬＣＤデータ・キュー
３９６の内部ＦＩＦＯが高速ページ・モード読み取りバ
ーストで満たされると、ＦＬＣＤデータ・キュー３９６
は、ライン設定器７１に画素の表示ラインが表示コント
ローラー４に送られることができることを送信する。送
信されると、ライン設定器７１は、ＦＬＣＤデータ・キ
ュー３９６からのワードに待機せずに同期してクロック
計時できる。シーケンスのフレーム記憶ページ読み取り
を続け、そのＦＩＦＯは全体のラインが読み取られるま
で空にならないことを保証することは、ＦＬＣＤデータ
・キュー３９６の責任である。
【０１３０】リフレッシュ・コントローラー３９５は、
フレーム記憶アービター３９３の１つのポートに接続さ
れている。動作可能な状態になると、それは低い優先順
位で列リフレッシュ・サイクルがフレーム記憶６に対し
て実施されることを常に要請する。ここで図８０におい
て、レンダリング・データ・キュー３９４が更に詳細に
図示されている。レンダリング・データ・キュー３９４
は、アキュムレーター３９７と、シンクロナイザー３９
８と、ＲＡＭＦＩＦＯ３９９と、ＲＡＭＦＩＦＯコント
ローラー４００と、アドレス・ジェネレーター４０１
と、デュアル・ラッチ４０２と、出力コントローラー４
０３とを含む。アキュムレーター３９７は、３ロットの
１６ビット・ワード・画素・データをレンダリングユニ
ット１６から累算する。この４８ビット長ワードは、次
にシンクロナイザー３９８に送られる。シンクロナイザ
ー３９８は、レンダリング・ユニットの出力とフレーム
記憶コントローラー７の異なるクロック・レートに同期
する責任がある。ＲＡＭＦＩＦＯ３９９とＲＡＭＦＩＦ
Ｏコントローラー４００は、互いに、リングバッファを
用いて３２長ワードの深さになるＦＩＦＯキューを実現
する。ＲＡＭＦＩＦＯコントローラー４００は、ＲＡＭ
ＦＩＦＯ３９９の読み取りと書き込みを生成する。入力
データが任意の円形バッファの半分を満たすと（１６の
深さで４８ビットの幅）、ＲＡＭＦＩＦＯコントローラ
ー４００は、出力コントローラー５２を経由するフレー
ム記憶アービター３９３のための要請を生成する。フレ
ーム記憶アービター３９３は、そこで半分のバッファを
空にする。ＲＡＭＦＩＦＯ３９９を採用するバースト・
レートは入力データ・レートより遥かに高速で、ＲＡＭ
ＦＩＦＯ３９９は絶対にオーバーフローしないことを保
証することが重要である。入力データは、ＲＡＭＦＩＦ
Ｏ３９９を無限長の４８ビット幅のＲＡＭと見ている。
入力データがＲＡＭＦＩＦＯ３９９を満たすと、それは
書き込みを最初のロケーションから開始する。
【０１３１】ＲＡＭＦＩＦＯコントローラー４００は、
アドレス・ジェネレーター４０１のEndOfLine及びEndOf
Frame信号も生成する。それは、フレームの最後に、且
つ、それがＲＡＭＦＩＦＯを空にした後に、ラインディ
スパッチャユニット１２のRQIDLE信号を示す。それは、
フレームの開始位置でRQIDLEの指示を解除する。アドレ
ス・ジェネレーター４０１はフレーム記憶アービター３
９３のリニア・アドレスを生成する。アドレス・ジェネ
レーター４０１は初期設定と制御マイクロプロセッサ１
１によってセットアップされる数多くの内部レジスター
を備えており、これらのレジスターは、画像が開始され
る第１ラインを決定する際に用いられるLineStart レジ
スターと、画像が開始される末端からの画素の数を決定
する際に用いられる LineOffsetレジスターとカレント
・ライン・位置を示すために、アドレス・ジェネレータ
ー４０１によって用いられるCurrLineAdd と、ライン内
部のカレント・画素・位置を示すためにアドレス・ジェ
ネレーター４０１によって用いられるCurrAdd とを備え
る。
【０１３２】初期設定と制御マイクロプロセッサ１１は
LineStart とLineWidth とLineOffsetレジスターをセッ
トアップする。CurrAdd は、パワーアップ時にはLineSt
artとLineOffsetの合計がロードされる。CurrLineAdd
には、パワーアップ時に、LineStart がロードされる。
CurrAdd は入力画素を伴う画素・クロック(PCLK)の立ち
上がりエッジで増加される。CurrLineAdd はCurrLineAd
d とLineWidth の合計がラインの最後でロードされる。
CurrAdd はCurrLineAdd とLineWidth とLineOffsetの合
計がラインの最後でロードされる。CurrAdd にはLineSt
art とLineOffsetの合計がフレームの最後でロードされ
る。CurrLineAdd はLineStart レジスターからフレーム
の最後でロードされる。
【０１３３】アドレス生成の Pseudocode 形式が次に示
されている。
【０１３４】
【数５】 デュアル・ラッチ４０２は、シリーズの２つのラッチか
ら構成されており、ＲＡＭＦＩＦＯコントローラー３９
９が１つのアドレス・ロケーションを予め読み取ってフ
レーム記憶アービター３９３の速度を維持するように与
えられている。出力コントローラー４０３はフレーム記
憶アービター３９３の要請信号を生成し、それはＲＡＭ
ＦＩＦＯ３９９の読み取り事前信号とデュアル・ラッチ
４０２の制御信号とを生成する。
【０１３５】再び図２において、動き検出ユニット１５
は、ライン上で互いに連続する画素をライン・セグメン
ト毎にグループ化し、それらを処理してシグネチャを定
める。シグネチャは、ライン・セグメントを示す１次元
信号の形状のコード化された表現である。既成のシグネ
チャと、カレント・フレームのために定められたこれら
のシグネチャは、動き検出ユニット１５によってダブル
・バッファシグネチャ記憶に記憶される。動き検出ユニ
ット１５は、ペアの記憶された今のシグネチャを比較し
て最も大きい違いをラインに沿って使用し、各々ライン
が更新される優先順位の値を決定する。これらの“ライ
ン更新優先順位”は、ラインディスパッチャユニット１
２にライン処理バス６９の動き検出器を経由して送られ
る。
【０１３６】ここで、動き検出ユニット１５のオペレー
ションの方法を以下に説明する。図４２は、動き検出ユ
ニット１５の詳細な構成を示すブロック図である。動き
検出ユニット１５は、動き検出器入力バス２１から入力
を受けとる。このバスは、一度に２画素を搬送すること
のできる１つのチャネルと、付随する制御情報チャネル
２２とを含んでいる。処理速度条件を緩やかなものにす
るためには、画素情報２１を入力デマルチプレクサ３１
９によって更にデマルチプレクス処理し、これによって
それぞれ２画素の２つの群をグループ化し、動き検出ユ
ニット１５の残りの部分が４画素の群に対して動作する
ようにする。動き検出ユニット１５が動作しなければな
らない速度条件を低下させることによって、より低コス
トの技術による実施が可能となる。従って、それぞれが
２４ビットの４画素の群がバス３２０に出力される。
【０１３７】関連する制御情報に加えて各画素の赤、緑
及び青の個別の原色部分が、平均シグネチャ生成ユニッ
ト２１２に入力される。平均シグネチャ生成ユニット２
１２は、画像のそれぞれの原色部分に対して、画面の任
意の線を更新する優先順位を定める“平均シグネチャ方
法”と呼ばれる第１の動き検出方法を実行する。この方
法は、以下で述べるように線の画素値の“平均領域”の
特別の和を求め、線の各領域について平均シグネチャ値
をシグネチャシーケンサ２６２に出力する。
【０１３８】また、入力画素は、それらを後に説明する
“エッジ検出方法”に従ってエッジ値の集合を求めるた
めに用いるエッジシグネチャユニット２３８にも入力さ
れる。所定の“エッジ領域”のそれぞれに対してエッジ
値の１つの集合がシグネチャシーケンサ２６２に出力さ
れる。エッジ領域はエリア領域とは異なる。エリア値及
びエッジ値は共にシグネチャシーケンサ２６２に出力さ
れ、これがこれらの値を４８ビットのサンプルにパック
し、このサンプルをシグネチャ比較ユニット２８９に出
力する。
【０１３９】シグネチャ比較ユニット２８９は、平均シ
グネチャシーケンサ２６２からのサンプル及びシグネチ
ャ記憶装置２９１に格納されシグネチャ記憶装置コント
ローラ２９０を介して入力される以前のフレームからの
サンプルを取り込み、現在の入力フレームの各線に対す
る２つの優先順位の値を求め、これらの値を動き検出器
出力バス６９に出力する。
【０１４０】図４３において、平均シグネチャ生成ユニ
ット２１２をより詳細に示す。平均シグネチャ生成ユニ
ット２１２は、３つのレジスタ２１４と、平均シグネチ
ャ生成コントローラ２１３と、赤平均シグネチャユニッ
ト２１５，緑平均シグネチャユニット２１６，青平均シ
グネチャユニット２１７とで構成され、各色のシグネチ
ャユニットは互いに等しいものである。
【０１４１】平均シグネチャ生成ユニット２１２は、水
平走査線セグメントにわたる各色の平均画素値に基づい
てシグネチャを生成する。各画素に擬似ランダム入力制
御パターンによって１，−１又は２を乗じることによっ
て、単一色の入力画素ストリームから重みつき画素スト
リームが形成される。この重みつき画素ストリームを加
算する。プログラム可能な長さのラインセグメントにわ
たるこの加算の結果が平均シグネチャである。
【０１４２】次に図４６において、赤平均シグネチャユ
ニット２１５をより詳細に示しており、緑平均シグネチ
ャユニット２１６及び青平均シグネチャユニット２１７
は同様である。赤平均シグネチャユニット２１５は、次
の図４７を参照して説明する平均信号生成アルゴリズム
を実行する。入力画像は線に分割され、各線はＮ画素１
９８を有する所定数のラインセグメント１９７に分割さ
れる。ラインセグメントの入力されるＮ画素は乗算器１
９９に送られ、好ましくは、値“−１”，“１”又は
“２”を乗じられる。乗算の実際の値は擬似ランダム的
に決定される。各フレームの開始において同じ擬似乱数
発生シードが用いられ、後続のフレームの同じ画素にた
いして選ばれる乗算の値がやはり同じとなるようにして
いる。現在の線及び現在の線の上及び下の線の同じカラ
ムにおける画素に対する乗算パターンの一致を最小とす
るようなシードを選択することが好ましい。これは、こ
の動き検出方法が後続の画像の垂直方向の形状の変化を
検出できない可能性を低下させることがわかっている。
【０１４３】次に図４４において、平均シグネチャ生成
コントローラ２１３をより詳細に説明する。平均シグネ
チャ生成コントローラ２１３は、パターンジェネレータ
２１８とパターンコントローラ２１９とで構成される。
パターンジェネレータ２１８は、平均シグネチャユニッ
トのそれぞれに対して制御パターンを生成し、各ユニッ
トについてセグメントの長さの値を保持する。パターン
コントローラ２１９も、シグネチャシーケンサへの出力
データが有効な場合に出力信号を生成する。平均シグネ
チャユニットのすべてが走査線中においてそれらの最初
の有効なシグネチャを生成し、最後のシグネチャを生成
する前に同じ最小及び最大ステージのパイプライン遅延
を有することになるから、１組の出力信号だけが必要で
ある。
【０１４４】次に図４５において、パターンジェネレー
タ２１８をより詳細に示す。パターンジェネレータ２１
８は、重みつけパターンを回す長さ３４ビット幅８ビッ
トの先入れ先出しレジスタ（ｆｉｆｏ）２２０を備えて
いる。重みつけパターンは、青パターン読み出し２２
１，緑パターン読み出し２２２及び赤パターン読み出し
２２３を含む多様なポイントにおいて、４ビットづつ、
ｆｉｆｏ２２０から読み出され、平均シグネチャ生成ユ
ニット２１２に送られる。
【０１４５】ｆｉｆｏの終端において、トップの４ビッ
ト２２４がｆｉｆｏの開始に入力され、ボトムの４ビッ
トを形成する。ボトムの４ビットは、マルチプレクサ２
２５を介してｆｉｆｏの開始に入力されてトップの４ビ
ットを形成する。各フレームの終端において、最初のデ
ータがマルチプレクサ２２５を介してｆｉｆｏレジスタ
２２６（図４３）からｆｉｆｏ２２０にロードされ、同
一のパターンがフレーム毎に生成されるようになってい
る。
【０１４６】次に図４６において、赤平均シグネチャユ
ニット２１５は、各入力画素に対して１つづつ対応する
一連の重みユニット２２７−２３０を備え、入力画素は
４個づつデマルチプレクス処理されて入力される。重み
ユニット２２７−２３０は、その入力値に重みジェネレ
ータ２３１の制御出力によって決定されるところの“−
１”，“１”又は“２”を乗じる。
【０１４７】重みジェネレータ２３１は、平均シグネチ
ャ生成コントローラ２１３から４ビットパターンワード
を読み込み、重みユニット２２７−２３０に対する制御
信号２３６を生成する。各画素に対して１ビットが平均
シグネチャ生成コントローラ２１３から入力される。制
御信号２３６は２ビット幅である。これらは１ビットを
入力ビットとし、第２のビットを以下の式に従って形成
することによって形成される。
【０１４８】 If pattern input = 0 then second bit = 0 If pattern input = 1 then toggle second input 次に図４８において、重みユニット２２７をより詳細に
示す。重みユニットは“−１”，“１”又は“２”に入
力値を乗じた値を形成し、重みジェネレータ２３１から
の制御信号２３６の状態によってマルチプレクサ２２９
を介してこれらの１つを選択する。出力が入力よりも絶
対値の大きなものである場合があることから、余分なデ
ータラインが必要となる。マルチプレクサ２２９の出力
は出力される前に２３５でラッチされる。
【０１４９】再び図４６において、加算ユニット２３２
は重みユニットからの出力を取り込み、プログラムされ
た数の画素が処理された後に、シグネチャシーケンサ２
６２に出力するためにそれらを合計する。シグネチャシ
ーケンサ２６２へ出力した後、加算ユニット２３２はゼ
ロにリセットされる。クリアジェネレータ２３３は、処
理された画素の数が現在のセグメントの長さに等しくな
ると、加算ユニット２３２に対するクリア信号を生成す
る。
【０１５０】次に図４２に戻って、バス３２０に出力さ
れるそれぞれが２４ビットの４画素の群がエッジシグネ
チャユニット２３８にも入力される。エッジシグネチャ
ユニット２３８は、入力画素を処理してエッジの存在を
検出する。図４９及び図５０は、“エッジ検出法”と呼
ばれ、入力画像におけるエッジが動いたか否かを判定し
かつ優先順位の値を決定するために好適に用いられる方
法を示している。次にエッジ検出法を説明する。赤、緑
及び青画素の入力ストリームは、それぞれが長さＫ＋１
のラインセグメント２０４に分割される。あるラインセ
グメントの最後の画素２０５はそのセグメントに含まれ
ると共に、次のラインセグメントの第１の画素として含
まれる。
【０１５１】図４９に示すように、入力データストリー
ムの各個別のラインセグメント２０４について、隣接す
る画素間の差の値を２０７の差分判定において求める。
この差の値を用いて、負傾斜値２０８及び正傾斜値２０
９と便宜的に呼ぶさらに２つの値を生成する。差の値が
正の場合、正傾斜値２０９はその差の値と等しく設定さ
れ、負傾斜値２０８はゼロに等しく設定される。差の値
が負の場合は、正傾斜値２０９がゼロに等しく設定さ
れ、負傾斜値２０８がその差の値と等しく設定される。
【０１５２】２つの隣接する画素間のこの差の値を、便
宜的に“エッジ”と呼ぶことができる。ラインセグメン
ト２０４にはＫ＋１画素があることから、各ラインセグ
メントにはＫエッジがあり、１つのラインセグメントの
赤、緑及び青部分に対しては３＊Ｋエッジがあることに
なる。従って、各セグメントに対して２＊３＊Ｋの値が
生成されることになる。
【０１５３】これらの傾斜値は、Ｍ群又は“ビン”２１
０の１つに割り当てられる。各原色ストリームからの２
つの傾斜値をどのビンに割り当てるかの判断は、ＲＯＭ
ルックアップテーブルの形態をとりうる第２の擬似乱数
シーケンスによって決定される。この第２のシーケンス
も、各フレームの開始に際して再開始し、任意の画素に
対して選択されたビンがフレームが変わったのにともな
って変わらないようにする。傾斜値のビンへのマッピン
グは原色ストリームとは無関係であり、１つのビンが
赤、緑又は青の傾斜値を含むことができる。ビンへのマ
ッピングは、赤、緑及び青エッジ値が異なるビンに行
き、また正及び負の傾斜値が異なるビンに行くようにす
ることが好ましい。ビンの数は、単一の画素によって生
成される傾斜値の数より大きい（この例においては６よ
り大きい）ことが好ましい。
【０１５４】上述の処理の変化例においては、現在の線
において割り当てられなかったエッジが次の線又は次の
次の線において割り当てられるような割り当てのパター
ンによって、エッジの部分集合のみをビンに割り当てる
ことができる。各ビン内においては、入ってくるエッジ
の絶対値がビンに格納された現在の最大値と比較され、
これら２つのうちの最大のものが新しい現在の最大値に
なる。セグメントの終端において、各ビンに格納された
最大値をビンシグネチャ出力２１１を介して読み出すこ
とができる。この出力値を求めるのに用いられる方法の
擬似コードアウトラインを付表Ｂにおいて表している。
１つの線に対するシグネチャのすべてが累積的に比較さ
れる。すなわち、各シグネチャが生成されるごとに、そ
れを保持されている以前の最大のものと比較する。シグ
ネチャ比較方法の擬似コードを付表Ｃにおいて示す。
【０１５５】次に図５１において、このエッジ検出方法
を実行するエッジシグネチャユニット２３８をより詳細
に示す。画素は、４画素づつデマルチプレクサバス３２
０からステップユニット２４０−２４２に入力され、１
つのステップユニットが各色を取り扱う。画素クロック
と垂直及び水平タイミング信号等の制御情報がエッジシ
グネチャジェネレータ（ＥＳＧ）コントローラ２３９に
入力される。
【０１５６】次に図５２において、ステップユニット２
４０−２４２の１つをより詳細に示す。これらのステッ
プユニットは、各色に対して、符号ビットと各画素対の
絶対差分を生成する。入力データ２４４は、画素クロッ
クと垂直及び水平同期信号（図示せず）を伴う２４ビッ
ト画素ＲＧＢデータの４つのロットでなる。入力が一度
に４画素の形態であることから、このエッジ検出方式
は、画素の現在の群の第１画素と画素の直前の群の最後
の画素とについて差分値を求めるために、線上の画素の
前の群からの最後の画素値をラッチ２４５に保存するこ
とによって実行される。絶対差分値及び符号ビットは、
それらが最大エッジユニット２４３の一団（図５１）に
送られる前に２４６においてラッチされる。
【０１５７】再び図５１において、絶対差分値をどの最
大エッジビンユニット２４３に送るかの選択は、上述し
たように、擬似ランダムに最大エッジビンユニット２４
３を選択するＥＳＧコントローラ２３９からの入力２１
６によって決定される。それぞれの最大エッジビンユニ
ット２４３がそのエッジ値を受けとり、それを以前に格
納した現在の最大エッジ値と比較する。次に図５３にお
いて、最大エッジビンユニット２４３をより詳細に示
す。最大エッジビンユニット２４３は、最大決定ユニッ
ト２４９を用いて４つのステップ値の集合と以前にラッ
チ２４８に保存された最大値とから最大値を生成する。
所定数の画素クロックサイクル（ＰＣＬＫ）後に、最大
値がビン出力バス２６１にディスパッチされ、ラッチ２
４８がゼロにリセットされる。
【０１５８】入力サンプル２５０は、１ステップにつき
３制御ビットを用い、第１ステージ２５１及び第２ステ
ージ２５２を含む２ステージのマルチプレクサを用いる
ことによって選択される。マルチプレクサの第１ステー
ジ２５１は２ビットを用いて赤ステップ、緑ステップ、
青ステップ又はステップなしの入力値の絶対値を選択す
る。マルチプレクサの第２ステージ２５２は、第３の制
御ビット“ＡＮＤｅｄ”を選択したステップの符号と共
に用いて第１ステージの絶対値又はゼロを選択する。
【０１５９】それぞれの最大エッジビンユニット２４３
が、第１ステージ２５１に８ビット及び第２ステージ２
５２に４ビットの、１画素につき１２の選択ビットを必
要とする。すなわち、デマルチプレクスされた画素スト
リームのそれぞれについて、Ｒ，Ｇ，Ｂ又はエッジなし
を選択するための２ビットと、それが正であるか負であ
るかを選択するための１ビットとを有することが必要で
ある。９個の最大エッジユニットの存在が、制御データ
の生成をできる限り局部的なものにすることを必要とす
る。従って、各最大エッジビンユニット２４３が、４画
素クロックごとにその値がシフト回転される１２ビット
のエッジパターンレジスタ２５３を含んでいる。
【０１６０】次に図５４において、最大決定ユニット２
４９をより詳細に示す。最大決定ユニット２４９は、最
大ユニット２５４を用いて２つの入力の最大を複数回求
めることによって５つの入力の最大を求める。図５５
は、２入力最大ユニット２５４をより詳細に示してお
り、比較器２５５とマルチプレクサ２５６とで構成さ
れ、比較器２５５の出力をマルチプレクサ２５６を制御
するために用いてその２つの入力の最大のものを生じる
ようにしている。
【０１６１】次に図５６において、図５１のＥＳＧコン
トローラ２３９をより詳細に示す。ＥＳＧコントローラ
２３９は、エッジシグネチャユニット２３８のデータフ
ローを統制する信号を生成する。必要とされる制御信号
には、ステップユニット２４０−２４２及び最大エッジ
ビンユニット２４３の出力ラッチへのクリア信号、最大
エッジビンユニット２４３のマルチプレクサへの選択信
号がある。エッジセグメント長さレジスタ２５７は、各
セグメントの所定の長さを格納する。８ビットカウンタ
２５８は、画素クロック（ＰＣＬＫ）毎にカウントアッ
プし、その値が８ビット比較器２５９でエッジセグメン
ト長さレジスタ２５７の値と比較される。これらの値が
等しくなると、８ビットカウンタ２５８がリセットされ
るのに加え、ＥＳＧクリア信号（ＥＳＧＣＬＲ）が送り
出される。８ビットカウンタ２５８は、新しい線の出現
（ＨＳＹＮＣ）毎にもリセットされる。
【０１６２】再び図５１において、上述したように、所
定数のサイクルの後に、各最大エッジビンユニット２４
３の最大値がビン出力バス２６１を介してシグネチャシ
ーケンサ２６２に出力されるように利用可能にされ、全
ての最大エッジユニット２４３の現在最大エッジ値がゼ
ロにリセットされる。再び図４２において、平均シグネ
チャ生成ユニット２１２及びエッジシグネチャユニット
２３８からの出力値は、シグネチャシーケンサ２６２に
入力される。
【０１６３】次に図５７において、シグネチャシーケン
サ２６２をより詳細に示す。シグネチャシーケンサ２６
２は、３つの６−ビット平均シグネチャ入力２６３を平
均シグネチャ生成ユニット２１２の出力速度で、またＭ
（この例でＭは９）６−ビットエッジシグネチャ入力２
６４を平均シグネチャ生成ユニット２１２の出力速度で
取り込み、これらのシグネチャの内の８つを１つの５６
ビットラッチ２６５へのパッキングのために選択し、こ
れによりシグネチャ比較ユニット２８９に出力されるサ
ンプルを形成する。シグネチャシーケンサ２６２によっ
て行われるシグネチャパッキングは、フレーム毎に反復
される順序を有している。到着するシグネチャ毎に、シ
グネチャ到着識別子がラッチ２７３からの出力と共にＯ
Ｒゲート２７４に送られる。
【０１６４】シグネチャに加えて、“１”ビット２７５
又は“０”ビット２７６であるシグネチャ重みつけビッ
トがシグネチャと共に入力され、エッジシグネチャから
平均シグネチャを区別する。１２個の入力シグネチャが
個別に到着するが、各シグネチャは一定の速度で到着す
る。シグネチャシーケンサ２６２は、１つのフレームか
らのシグネチャを同一のシーケンスにパックしなければ
ならない。このようにして、シグネチャ比較ユニット２
８９に送られた４８ビットのシグネチャワードを、以前
のフレームからの対応するワードと正確に比較すること
ができる。４８個のシグネチャビットと合わせて、８つ
のシグネチャのそれぞれが到着したことを示す８個の制
御ビットがシグネチャ比較ユニット２８９に送られる。
【０１６５】アービタセレクタ出力２６８が５６ビット
ラッチ２６５に入力される。５６ビットラッチ２６５
は、入力において、ラッチされた有効なシグネチャ及び
シグネチャのタイプを示すエキストラビットでロードさ
れる８個の別々の７ビット出力ラッチから形成される。
１２ｔｏ１アービタセレクタ２６６は、その入力制御信
号２６７の値によって入力を選択する１２ｔｏ１の７ビ
ットセレクタである。これらの選択信号は２６９におい
て出力され、選択された入力に対応する選択制御がクリ
アされる。抑止信号が入力制御信号の中に設定され、全
ての選択信号が最後まで変化せずに通過することを可能
にしており、入力信号が選択されると有効信号がアサー
トされる。
【０１６６】次に図５８乃至図６０において、１２ｔｏ
１アービタセレクタ２６６の動作を説明する。図５８に
おいて、２つの入力Ｄａ及びＤｂを取り込み、制御入力
Ａ及びＢの制御の下にこれらの入力の１つを選択してＤ
ｏを出力する２ｔｏ１アービタセレクタ２７７を示す。
選択出力ａ，ｂは選択入力に対応し、選択された入力に
対応するビットはクリアされている。
【０１６７】抑止信号Ｚを用いて２ｔｏ１アービタセレ
クタ２７７の動作を抑止し、入力の１つが選択された場
合に有効信号Ｖがアサートされる。２ｔｏ１アービタセ
レクタ２７７の真理値表を表１において示す。
【０１６８】
【表１】 ２ｔｏ１アービタセレクタ２７７の論理式を以下の式で
表すことができる。
【０１６９】
【数６】 次に図５９において、４入力Ｄａ−Ｄｄ，４入力セレク
タＡ−Ｄ，有効信号Ｖ，抑止信号Ｚ及び１出力Ｄｏを有
する４ｔｏ１アービタセレクタ２７８を示す。４ｔｏ１
アービタセレクタ２７８は、４入力から選択することを
除いて２ｔｏ１アービタセレクタ２７７と同様に動作す
る。
【０１７０】次に図６０において、２つの２ｔｏ１アー
ビタセレクタ２７９，２８０からなる４ｔｏ１アービタ
セレクタ２７８の構造を示す。第１の２ｔｏ１アービタ
セレクタ２７９は、選択入力Ａ及びＢの制御の下に最初
の２つの入力Ｄａ及びＤｂのうちから選択をする。選択
がされると、有効信号Ｖ１がｈｉｇｈになり、第２の２
ｔｏ１アービタセレクタ２８０をＯＲゲート２８１を介
して非活動化する。
【０１７１】第２の２ｔｏ１アービタセレクタ２８０
は、入力Ｃ及びＤの制御の下に２つの入力Ｄｃ及びＤｄ
の間から選択をするために用いられる。有効ビットＶ１
は、ＯＲゲート２８３への入力を形成することに加え、
マルチプレクサ２８２を介して２つのアービタセレクタ
から選択をするためにも用いられる。
【０１７２】次に図６１において、３つの４ｔｏ１アー
ビタセレクタ２８４，２８５，２８６からなる１２ｔｏ
１アービタセレクタ２６６の構造を示し、各アービタセ
レクタが４つの入力と４つの制御信号とを取り込む。各
アービタセレクタからの出力は、各アービタセレクタの
有効出力状態によって出力の１つを選択するマルチプレ
クサ２８７に入力される。各アービタセレクタからの有
効出力は、ＯＲゲート２８８に入力され、１２ｔｏ１ア
ービタセレクタ２６６の有効出力を形成する。
【０１７３】再び図５７において、８個のアービタセレ
クタは、それぞれが平均シグネチャ入力２６３及びエッ
ジシグネチャ入力２６４を受けとり、入力制御信号２６
７の状態によって定められるところの求められた出力を
選択する。１２ｔｏ１アービタセレクタ２６６の出力
は、５６ビットラッチ２６５に入力される。１２ｔｏ１
アービタセレクタ２６６の有効出力２６９は、５６ビッ
トラッチ２６５を使用可能にし、フリップフロップ２７
１を設定するために用いられて１２ｔｏ１アービタセレ
クタ２６６がそのデータを選択し、ラッチしたことを示
す。フリップフロップ２７１の出力は、１２ｔｏ１アー
ビタセレクタ２６６の抑止信号に入力されて、それが更
に入力シグネチャを選択するのを防いでいる。また、こ
の出力は、他の７個のフリップフロップの出力と共にＡ
ＮＤゲート２７２に入力され、その出力が、今度は５６
ビットラッチ２６５にそのデータを出力させ、すべての
フリップフロップをリセットさせる。
【０１７４】ラッチ２７３は、現在のラウンドにおいて
各アービタセレクタによって選択されなかったシグネチ
ャをラッチするために用いられる。そして、これらの信
号は、平均シグネチャジェネレータ及びエッジシグネチ
ャジェネレータから入力される新しいシグネチャの到着
を意味する信号と共にＯＲゲート２７４に入力されて、
アービタセレクタへの入力制御信号２６７の新しい集合
を形成する。
【０１７５】再び図４２において、シグネチャ比較ユニ
ット２８９が、エッジシグネチャ入力２６４から入力さ
れる以前のフレームからの対応するシグネチャに加え、
シグネチャシーケンサ２６２からのシグネチャの現在ス
トリームをその入力として取り込み、現在シグネチャス
トリームをシグネチャ記憶装置コントローラ２９０を介
してシグネチャ記憶装置２９１に格納するのに加え、動
き検出器出力バス６９に優先順位の値を出力することが
わかる。
【０１７６】次に図６２において、シグネチャ比較ユニ
ット２８９をより詳細に示す。シグネチャ比較ユニット
２８９は、シグネチャシーケンサ２６２から入ってくる
制御及びデータ信号を非同期にラッチする同期装置２９
２を含んでおり、シグネチャ比較ユニット２８９の残り
の部分がシグネチャ記憶装置コントローラ２９０のクロ
ックレートで動作できるようになっている。もちろん、
２つのクロックレートが同じ場合は、同期装置２９２の
必要はなくなる。
【０１７７】各シグネチャストリームは、８個の６ビッ
トシグネチャにシグネチャが平均、或いはエッジタイプ
のものであるかを示すための各シグネチャに対するエキ
ストラビットを加えた５６ビット幅である。１つのシグ
ネチャが８個のシグネチャ差分ユニット２９３のそれぞ
れに送られ、加えてシグネチャ記憶装置コントローラ２
９０を介してシグネチャ記憶装置２９１に格納される。
シグネチャ記憶装置コントローラ２９０から読み込まれ
た以前のフレームからの以前のシグネチャも、シグネチ
ャ差分ユニット２９３に送られる。シグネチャ差分ユニ
ット２９３は、その２つの入力信号の間の差分の絶対値
を取り、この値を最大対ユニット２９４に出力する。
【０１７８】次に図２４において、最大対ユニット２９
４をより詳細に説明する。最大対ユニット２９４は、各
シグネチャ差分ユニット間において、最大エッジ差２９
６及び最大平均差２９７を求める。最大対ユニット２９
４に入力される各シグネチャがタイプビット２９８を含
むから、２つの異なるタイプのシグネチャが、例えばＡ
ＮＤゲート２９９，３００によって抽出される。２つの
入力最大ユニットを更に縦続接続する処理によって最大
エッジ差２９６及び最大平均差２９７を生じる。
【０１７９】再び図６２において、最大対ユニット２９
４からの出力が、もう１つの最大対ユニット２９５から
の出力と共に２つの最大信号ユニット３０２，３０３の
１つに入力される。これらの最大信号ユニットは、各線
について最大差分値を求めるために用いられる。次に図
６４において、最大信号ユニット３０２，３０３の１つ
をより詳細に示す。最大信号ユニットは、ラッチ３０８
に加えて図５３において説明したものに類似する３入力
最大ユニット３０４を備えている。３入力の最大ユニッ
ト３０４及びラッチ３０８は、各線について最大の優先
順位の値を求め、ラッチの出力が３入力の最大ユニット
３０４の入力の１つとしてフィードバックされる。ラッ
チ３０８は各線の終端においてＨｓｙｎｃ信号によって
クリアされる。
【０１８０】シグネチャの走査線が比較された後、各タ
イプに対する最大差分がラインディスパッチャ１２に出
力され、それぞれの最大信号ユニット３０２，３０３の
出力ラッチがクリアされる。次に図６５において、シグ
ネチャ記憶装置コントローラ２９０をより詳細に示す。
シグネチャ記憶装置コントローラ２９０は、以前のフレ
ームのシグネチャを格納するＤＲＡＭアレーであるとこ
ろのシグネチャ記憶装置２９１へのすべてのアクセスを
調整する役目をしている。シグネチャ記憶装置コントロ
ーラ２９０は、現在シグネチャデータキュー３０９と、
基準シグネチャデータキュー３１０と、シグネチャ記憶
装置アービタ３１１と、リフレッシュコントローラ３１
２と、雑コントローラ３１３とで構成されている。
【０１８１】シグネチャ記憶装置アービタ３１１は、シ
グネチャ記憶装置２９１へのアクセスを争うリクエスト
の調整をする役目をしている。現在シグネチャデータキ
ュー３０９、基準シグネチャデータキュー３１０、シグ
ネチャ記憶装置アービタ３１１及びリフレッシュコント
ローラ３１２を含む相争うモジュールのそれぞれが、ア
クセスを必要とする場合にリクエスト信号をアサートす
る。シグネチャ記憶装置アービタ３１１がリクエストを
処理し、リクエスト信号をデアサートし、アクノリッジ
信号をアサートする。
【０１８２】現在シグネチャデータキュー３０９は、シ
グネチャ比較ユニット２８９によりシグネチャ記憶装置
２９１に書き込まれた現在シグネチャをキューに入れ
る。基準シグネチャデータキュー３１０は、シグネチャ
比較ユニット２８９によりシグネチャ記憶装置２９１か
ら読まれた基準シグネチャをキューに入れる。雑コント
ローラ３１３は、シグネチャ記憶装置コントローラ２９
０及びシグネチャ記憶装置２９１を駆動するために必要
なクロック信号を生成する。
【０１８３】以上において、平均信号強度の大きさ及び
画素値の差の大きさを求め、時間に渡って対応する大き
さを比較することにより、特に雑音の存在する場合に動
きを検出するシステムを説明した。動き検出ユニット１
５の“ライン更新優先順位”は、画像がいまＦＬＣＤデ
ィスプレイ５によって表示されてから、どのラインのグ
ループが変わったかについて示すために、ラインディス
パッチャユニット１２によって処理される。
【０１８４】ラインディスパッチャユニット１２もセッ
トの“領域記述子”を維持し、その各々はセットの連続
するラインのＦＬＣＤディスプレイ５の更新を制御す
る。ライン更新優先順位は、更新領域を追加したり削除
したりする時だけでなく、インタレース・パターンのよ
うなある関連する領域優先順位を定める時を決定するた
めに用いられる。
【０１８５】アクティブな領域が定められると、必ず、
ラインディスパッチャユニット１２はフレーム記憶コン
トローラー７にフレーム記憶６ダブル・バッファを切り
替えることを知らせるので、最新のビデオ・データが、
動き検出ユニット１５にその対応するシグネチャダブル
・バッファも切り替えることを知らせるほかに、ＦＬＣ
Ｄディスプレイ５の処理にも使用できる。従って、動き
検出ユニット１５とフレーム記憶６ダブル・バッファ
は、新しい動きが検出された時に一致して切り替えられ
る。
【０１８６】ここで、ラインディスパッチャユニット１
２のオペレーションの方法を以下に説明する。図６６
は、ディスパッチャーユニット１２をさらに詳細に示し
たものである。ディスパッチャーユニット１２は、優先
値スレッショールドモジュール（ＰＴＭ）３４７、グル
ープ併合モジュール（ＧＭＭ）３４９、領域制御モジュ
ール（ＲＣＭ）３５２、およびディスパッチモジュール
（ＤＭ）３５５とから構成されている。
【０１８７】優先値スレッショールドモジュール３４７
は、動き検出器１３からライン優先値３４４を受け取
り、これらのライン優先値を、優先値があらかじめ定め
られた雑音スレッショールドよりも大きいすべてのグル
ープのグループ優先値と結合してグループ併合モジュー
ル３４９に送る。ＧＭＭ３４９は、グループ優先値をＰ
ＴＭ３４７から受け取り、新たなグループ優先値と記憶
されている従前のグループ優先値のヒストリーとを用い
て領域の形成を行う。次に、ＧＭＭ３４９は、どのグル
ープをディスパッチすべきかを決定して、これらの領域
を領域制御モジュール３５２に送る。ＲＣＭ３５２はＧ
ＭＭ３４９から領域を受け取り、これらの領域を初期化
および制御マイクロプロセッサ１１に転送して、動きリ
ストの中に記憶する。ディスパッチサイクルの最初に、
マイクロプロセッサ１１は、動きリストの内容をディス
パッチリストに転送する。ＲＣＭはディスパッチサイク
ル中にマイクロプロセッサから領域を受け取り、これら
の領域をディスパッチモジュール（ＤＭ）３５５に転送
する。ＤＭはディスパッチリストから領域を受け取り、
ＦＬＣＤ表示装置５の更新すべき各領域のラインの組を
ラインフォーマッタ７１に送出する。ある領域の構成ラ
インがラインフォーマッタに送られる順序は、マイクロ
プロセッサ１１によって決定される。また、ＤＭはマイ
クロプロセッサが直接に生成した、ＦＬＣＤ表示装置５
をリフレッシュするための１組のラインに対応する領域
も受け取る。
【０１８８】次に、図６７を参照しながら、グループ併
合処理について説明する。Ａ／Ｄ変換器１１の出力に雑
音が存在すると、動き検出ユニット１３から受け取るラ
イン優先値にわずかな変動が生じる。ラインディスパッ
チャーユニット１２は、動き検出ユニット１３からのラ
イン優先値に対して一定のスレッショールドを設けて足
切りを行ってから、このライン優先値を用いてディスパ
ッチすべきラインの選択を行うようにするのに用いられ
るものである。
【０１８９】動き検出ユニット１３からのライン優先値
は、プログラム可能な長さ（４，８，１６，３２の各ラ
インが可能である）のグループ３２６を「グループ」単
位として検査される。説明の便宜上、ここでは各グルー
プの長さは４ラインであるものとする。各ラインのエッ
ジ優先値および平均優先値に対応する値が、対応するプ
ログラム可能な１組のスレッショールド３２７と比較さ
れる。その結果、検出グループ優先値３２８は、ゼロ
（対応するスレッショールドよりも大きなライン優先値
が存在しない場合）であるか、または、その検出グルー
プのラインの最大優先値のどちらかとなる。もし、検出
グループ優先値３２８がゼロよりも大きい場合には、そ
の検出領域に動きが生じたものと見なされる。
【０１９０】ラインディスバッチャーユニット１２の第
２の機能は、長く生きている領域（すなわちムービー領
域）を検出して、個々の動き領域のそれぞれの全体を原
子ユニットとしてディスパッチを行い動き領域の一部分
が更新されて分断されてしまうことがないようにするこ
とである。この第２の機能は、各ライングループの属性
を配列に記憶し、隣接する（あるは近くの）グループ
を、ある属性によって併合することで達成される。
【０１９１】各グループは３つの属性、すなわち、動き
属性、ムービー属性、静止属性を有する。グループの動
き属性は、現在のディスパッチサイクルにおいてそのグ
ループに動きが発生した場合にセットされる。グループ
のムービー属性は、現在のディスパッチサイクルあるい
は前のディスクパッチサイクルにおいて、そのグループ
に動きが発生した場合にセットされる。ムービー属性は
これに付随する「生存時間」と呼ばれる数を有してお
り、これはそのグループに動きが存在したディスパッチ
サイクル（必ずしも連続している必要はない）の数の倍
数を記録したものである。生存時間属性はプログラム可
能な最大値で飽和する。
【０１９２】グループの静止属性は、そのグループが連
続した多数回のディスパッチサイクルにおいて動きが存
在しなかった場合にセットされる。静止属性はこれに付
随する「デッド時間」と呼ばれる数を有しており、これ
は、連続してそのグループに動きが存在しなかったディ
スパッチサイクル数の倍数を記録したものである。も
し、あるグループがムービー属性と静止属性の両方がセ
ットされており、そのグループのデッド時間が生存時間
と等しいかあるいはそれよりも長い場合には、そのグル
ープのムービー属性はリセットされ、生存時間はゼロに
セットされる。そのグループの静止属性とデッド時間は
そのままで変更されないが、ただし、そのグループに次
に動きが検出された際にはリセットされる。
【０１９３】プログラム設定可能な間隔内に存在し、ム
ービー属性がセットされており、また動き属性がセット
されているか、あるいは生存時間とデッド時間との差が
プログラム設定可能なスレッショールドよりも大きいす
べてのグループが併合されてグループが形成される。さ
らにこのグループにグループの開始と終了を形成するプ
ログラム設定可能な数のグループがさらに追加されて拡
張される。
【０１９４】図６８は、領域形成過程の例を示したもの
であり、グループ内の動きが複数のフレーム３２９，３
３０・・・に亘って解析され、領域３３１，３３２が形
成され、さらに実際の領域が予め定められたプログラム
設定可能なパラメータの値に従って形成される様子を示
したものである。これら領域はマイクロプロセッサ１１
の動きリストに記憶される。新たなディスパッチサイク
ルが開始されるときに、領域は動きリストからディスパ
ッチリストに転送されて、ラインフォーマッタ７１のデ
ィスパッチの準備がされなる。
【０１９５】ディスパッチリストに選択された領域のす
べてのラインが連続的にまたはインターリーブ的にライ
ンフォーマッタ７１に送られる。各領域は、次の領域に
移る前にそれぞれを分離してインターリーブすることも
できるし、また領域の全体を連続的にインターリーブす
るようにもできる。各領域のインターリーブ係数は１か
ら１２７までの間の数に設定することが可能である。
【０１９６】図６９は、ラインをラインフォーマッタ７
１にディスパッチする別の方法を示したものである。１
組の領域３３３が与えられたとき、対応するラインをイ
ンターリーブ３３４することなしに、ラインからライン
ごとにディスパッチすることができる。あるいは、分離
した２つの別々のインターリーブパターン３３５でディ
スパッチすることもできるし、また分布インターリーブ
パターン３３６でディスパッチするようにもできる。分
離インターリーブ３３５では、各領域のディスパッチ
は、第１の領域のすべてが、これに後続する領域がディ
スパッチされる前にインターリーブ的にディスパッチさ
れるようにして行われる。一方、分布インターリーブ３
３６では、各領域が部分的にインターリーブされてディ
スパッチされる。
【０１９７】バッファの書き込み、および読み出しはグ
ループごとにラインディスパッチャ１２によって制御さ
れる。先に説明したように、古いデータを用いてフレー
ムのラインをディスパッチし、一方、新しいラインデー
タは記憶しておくようにするために、２つのバッファが
用いられる。読み出し、および書き込みフレームバッフ
ァからの読み出しと書き込みはラインディスパッチャ１
２によるグループごとの制御のもとに実施される。
【０１９８】図７０は、１から４までの番号が付された
４つの入力フレームの組に対しての読み出しおよび書き
込みバッファへのラインの割り当てを示したものであ
る。図には、動き表示３３７、入力ラインの内容表示３
３８、フレームバッファの内容すなわち現在の書き込み
バッファの内容３３９と現在の読み出しバッファの内容
３４０、現在のＦＬＣＤパネルの内容３４１、およびス
ワップビット表示３４２とが示されている。なお、図を
明解にするために、各フレームとも３つのラインだけを
図示してある。
【０１９９】フレーム＃１の入力されるラインはスワッ
プビットの設定に応じてバッファに書き込まれる。すな
わち、入力されるラインはバッファ０（３３９）に書き
込まれ、出力されるラインはバッファ１（３４０）から
読み出される。次のディスパッチサイクルにおいて、フ
レーム＃１の第２のラインが選択されてディスパッチさ
れ、これによってフレーム＃１の終わりのディスパッチ
サイクルの境界において第２のスワップビットが再びト
グルする。
【０２００】フレーム＃２の入力ラインがスワップビッ
トの設定に応じてバッファに書き込まれる。ライン１と
３はバッファ０に書き込まれ、ライン２はバッファ１に
書き込まれる。同時に、前のフレームからラインが選択
され（フレーム＃１からライン２が選択される）、これ
がバッファ０から読み出されてＦＬＣＤ表示装置５にデ
ィスパッチされる。フレーム＃２の第１のラインは次の
ディスパッチサイクルにおいて選択されてディスパッチ
され、これによって第１のスワップビットがフレーム＃
２の最後のディスパッチサイクル境界においてトグルす
る。
【０２０１】第３フレームにおいては、ライン３がバッ
ファ０に書き込まれ、ライン１と２はバッファ１に書き
込まれる。同時に前のフレームからラインが選択され
（フレーム＃２からライン１が選択される）、これがバ
ッファ０から読み出されてＦＬＣＤ表示装置５にディス
パッチされる。フレーム＃３の第３のラインは、次のデ
ィスパッチサイクルにおいて選択されてディスパッチさ
れ、これによって、第３のスワップビットがフレーム＃
３の終わりのディスパッチサイクル境界においてトグル
される。
【０２０２】第４のフレームにおいては、３つのライン
すべてがバッファ１に書き込まれる。同時に、前のフレ
ームからラインが選択されて（フレーム＃３からライン
３が選択される）、これがバッファ０から読み出され
て、ＦＬＣＤ表示装置５にディスパッチされる。それゆ
え、ＦＬＣＤ表示装置５上に表示されているデータを上
書きすることなく、入ってくるデータをバッファ内に格
納することができることを留意すべきである。
【０２０３】図７１は、優先値スレッショールドモジュ
ール（ＰＴＭ）３４７を示したもので、このＰＴＭ３４
７は、優先値入力ユニット３６２、優先値比較ユニット
３６３、および優先値併合ユニット３６４を有してい
る。優先値入力ユニット３６２は、動き検出器から入力
されるライン優先値（ＬＰ＿ＤＡＴＡ）をラッチして、
これらのライン優先値を結合してグループ優先値を生成
する。入力ライン優先値は、エッジ優先値（ＥＰ＿ＤＡ
ＴＡ）と平均優先値（ＡＰ＿ＤＡＴＡ）の形で、優先値
比較ユニット３６３に転送される。
【０２０４】優先値比較ユニット３６３は、これらの入
力を取り込み、ＴＰ＿ＤＡＴＡに優先値併合ユニット３
６４へ出力として次のうちの最大のものを出力する。 （１）０ （２）エッジ優先値がエッジスレッショールドレジスタ
３６５に記憶されている値よりも大きい場合のエッジ優
先値 （３）平均優先値が平均スレッショールドレジスタ３６
６に記憶されている値よりも大きい場合の平均優先値 （４）現在のグループ優先値（ＰＰ＿ＤＡＴＡ） 図７２は、優先値併合ユニット３６４についてさらに詳
細に示したものである。優先値併合ユニット３６４は、
まず最初にそのＰＰ＿ＤＡＴＡ出力３６８を０に設定し
てグループの最初のラインに対する準備を整える。優先
値比較ユニット３６３によって判定された値をラッチ３
６９（ＴＰ＿ＤＡＴＡ）で受け取り、そのグループの各
ラインのＰＰ＿ＤＡＴＡとＧＰ＿ＤＡＴＡに転送する。
各グループの終わりに、ＧＰ＿ＶＡＬＩＤおよびＧＰ＿
ＦＩＮＡＬ信号が生成されて現在のグループデータ（Ｇ
Ｐ＿ＤＡＴＡ）とともに出力されてグループ併合モジュ
ール３４９（図４２）に転送される。
【０２０５】図７３は、グループ併合モジュール（ＧＭ
Ｍ）３４９をさらに詳細に示したものである。ＧＭＭ３
４９は、現在のグループ優先値とアドレスとをＰＴＭ３
４７から受け取り、これと前のグループ優先値とからそ
のグループを領域に結合してＲＣＭ３５２に転送する必
要があるかどうかを判定する。グループ併合モジュール
３４９はグループ選択コントローラ３７９、グループ選
択テーブル３８０、グループ演算ユニット８０、および
グループ結合ユニット３８２とからなっている。
【０２０６】上記のように、各グループは３つの属性を
有しているが、これらの属性はグループ選択テーブル３
８０に記憶されており、領域の生成に用いられる。グル
ープ選択テーブル３８０は１ワードが１５６ビットから
なる２５６ワードのＲＡＭからなっており、以下のよう
な各グループの属性を記憶するのに用いられる。 （１）動き：現在のディスパッチサイクルにおいてその
グループに動きがあった場合にセットされる； （２）ムービー：現在あるいは前のディスパッチサイク
ルにおいて、そのグループに動きがあった場合にセット
される； （３）生存時間：そのグループに動きがあったディスパ
ッチサイクル数（必ずしも連続している必要はない）の
倍数を表す６ビットの数； （４）静止：連続した多数のディスパッチサイクルにお
いてそのグループに動きがなかった場合に設定される； （５）デッド時間：連続したディスパッチサイクルにお
いてそのグループに動きがなかった場合のそのディスパ
ッチサイクル数の倍数を表す６ビットの数； （６）予備：未定義 グループ演算ユニット８０は、グループ選択テーブル３
８０の収録内容と入力されたグループの優先値とを用い
てＮＥＷ＿ＥＮＴＲＹ情報を算出し、これをグループ選
択テーブル３８０に記憶する。この新しい収録内容は、
以下の疑似コードに従って算出される。
【０２０７】 ｉｆ（ＧＰ＿ＤＡＴＡ ＞ ０） ｛ ＭＯＴＩＯＮ ＝１； ＭＯＶＩＥ ＝１； ＴＩＭＥ＿ＡＬＩＶＥ ＝ ＭＩＮ（ＭｏｖｉｅＭａｘｉｍｕｍ， ＴＩＭＥ＿ＡＬＩＶＥ［５：０］＋ＭｏｖｉｅＩｎｃｒｅｍｅｎｔ）； ＳＴＩＬＬ ＝ Ｏ； ＴＩＭＥ＿ＤＥＡＤ［５：０］ ＝０； ｝ ｅｌｓｅ ｛ ＭＯＴＩＯＮ ＝Ｏ； ＳＴＩＬＬ ＝ １； ＴＩＭＥ＿ＤＥＡＤ ＝ ＭＩＮ（ＳｔｉｌｌＭａｘｉｍｕｍ， ＴＩＭＥ＿ＤＥＡＤ ＋ ＳｔｉｌｌＩｎｃｒｅｍｅｎｔ）； ｝ ｉｆ（ＭＯＶＩＥ ＆＆ ＳＴＩＬＬ） ｛ ｉｆ （ＴＩＭＥ＿ＤＥＡＤ ＞＝ＴＩＭＥ＿ＡＬＩＶＥ）｛ ＭＯＶＩＥ ＝ ０； ＴＩＭＥ＿ＡＬＩＶＥ ＝ ０； ｝ ｝ また、グループ演算ユニット８０は以下に示す判定基準
に従ってグループを更新すべき必要があるグループとし
て選択する必要があるのかどうかを判定して選択信号を
生成し、グループ結合ユニット３８２に送る。
【０２０８】 ｉｆ（ＭＯＶＩＥ ＆＆ （ＭＯＴＩＯＮ‖（（ＴＩＭＥ＿ＡＬＩＶＥ − ＴＩＭＥ＿ＤＥＡＤ） ＞ ＳｅｌｅｃｔＴｈｒｅｓｈｏｌｄ））） ｛ ＳＥＬＥＣＴＥＤ ＝ １； ｝ ｅｌｓｅ ｛ ＳＥＬＥＣＴＥＤ＝ Ｏ； ｝ 図７４に示すように、グループ結合ユニット３８２は、
選択されたグループを領域に結合して、これらの領域を
領域制御モジュール３５２に転送する。グループ結合ユ
ニット３８２は、多数の内部レジスタ（図示せず）を用
いて所望の「領域間グループ」と「領域周辺グループ」
の値を記憶する。選択されたグループは、もし、これら
のグループが互いに（ＢｒｏｕｐｓＢｅｔｗｅｅｎＲｅ
ｇｉｏｎｓ ＋ ２ × ＧｒｏｕｐｓＡｒｏｕｎｄＲ
ｅｇｉｏｎｓ）内にある場合に結合される。もし、領域
間グループがゼロである場合には、グループの併合は行
われない（すなわち、各領域とも１つのグループしか含
まない）。１つのグループに対して、結合の可能性のあ
るすべてのグループの結合が終了すると、次にこの領域
の初めと終わりに領域周辺グループが加えられて領域の
拡張が行われる。
【０２０９】領域（ＲＧ−ＤＡＴＡ、ＣＲ＿ＤＡＴＡ）
は以下のような情報からなっている： ＳＡＴＲＴ：領域開始グループアドレス； ＥＮＤ：領域終了グループアドレス； ＰＲＩＯＲＩＴＹ：領域内の各グループの各ＧＰ＿ＤＡ
ＴＡの最大値； ＭＯＴＩＯＮ：領域の選択されたグループのどれかが動
き属性がセットされている場合にセットされる； ＴＩＭＥ＿ＤＩＦＦ：領域の選択されたグループの生存
時間とデッド時間の差の絶対値の最大値； ＭＯＶＩＥ：領域の選択されたグループのどれかがムー
ビー属性がセットされている場合にセットされる； ＳＴＩＬＬ：領域の選択されたグループのどれかが静止
属性がセットされている場合にセットされる。
【０２１０】グループ結合ユニット３８２は多数の内部
信号グループを用いる。これらの内部信号グループは以
下のようなものである：ＮＥＷ＿ＳＴＡＲＴは、減算ユ
ニット６９によってまず、ＧＰ＿ＡＤＤＲＥＳＳからＧ
ｒｏｕｐｓＡｒｏｕｎｄＲｅｇｉｏｎｓを減算し、この
結果とゼロとの大きい方をとることによって生成され
る。
【０２１１】ＮＥＷ＿ＥＮＤは加算ユニット３７１によ
って、ＧＰ＿ＡＤＤＲＥＳＳとＧｒｏｕｐｓＡｒｏｕｎ
ｄＲｅｇｉｏｎｓとの和をとり、次いでこれをＭａｘＧ
ｒｏｕｐＩｎＦｒａｍｅの値と比較することによって生
成される。ＮＥＷ＿ＳＴＡＲＴ、ＮＥＷ＿ＥＮＤ、およ
びＮＥＷ＿ＥＮＴＲＹの値は、前の領域の情報（ＲＧ＿
ＤＡＴＡ）とともに演算装置（ＡＬＵ）３７２に供給さ
れる。これらの値から新しく現在の領域（ＣＲ＿ＤＡＴ
Ａ）が生成される。この領域には、領域（Ｇｒｏｕｐｓ
ＡｒｏｕｎｄＲｅｇｉｏｎｓによって拡張がなされる前
の領域）を構成している選択されたグループのグループ
属性から算出された属性が含まれる。以後のＲＧ＿ＥＮ
ＡＢＬＥが発生した際に、古い領域（ＲＧ＿ＤＡＴＡ）
を新しい現在の領域で置き替えることができ、またＭＲ
＿ＥＮＡＢＬＥが発生したときにデータ（ＭＲ＿ＤＡＴ
Ａ）は領域制御モジュール３５２へ駆逐される。
【０２１２】再び図７３を参照する。グループ選択コン
トローラ３７９は、グループ演算ユニット３８１、グル
ープ選択テーブル３８０、およびグループ結合ユニット
３８２の動作を統合する。グループ併合モジュール３４
９が、領域の形成を終了すると、領域は領域制御モジュ
ール３５２を介してマイクロプロセッサ１１に出力され
る。
【０２１３】マイクロプロセッサ１１は、２つのリス
ト、すなわち、現在の入力領域リストと、現在の出力領
域リストとを有している。マイクロプロセッサ１１は、
ＧＭＭ３４９から領域を受け取り、これらの領域を現在
の入力領域リストに保存する。受け取った領域が、すで
に前に受け取って現在の領域リストに保存されている領
域と重複するときには、マイクロプロセッサ１１は、重
複している２つの領域を融合して重複のない１つの領域
を形成し、これを現在の入力領域リストに保存する。領
域は、ラインの増分順序に従って保存される。また、マ
イクロプロセッサ１１は、ＤＭ３５５へのディスパッチ
領域を表す現在の出力領域リストを有している。
【０２１４】図７５は、領域制御モジュール３５２の概
略ブロック図である。領域制御モジュール３５２は、マ
イクロプロセッサインターフェースとしての役割を担っ
ており、グループ併合モジュール３４９から領域を受け
取り、これをマイクロプロセッサ１１に転送し、また、
マイクロプロセッサ１１から領域を受け取って、これを
ディスパッチのためにディスパッチモジュール３５５に
送る。領域制御モジュール３５２は、グループインター
フェースユニット３８３、マイクロプロセッサインター
フェースユニット３８４、ディスパッチインターフェー
スユニット３８５、およびフレーム記憶装置インターフ
ェースユニット３８６とで構成されている。
【０２１５】グループインターフェースユニット３８３
は、グループ併合モジュール３４９から受け取った領域
のためのダブルバッファとして働く。これは、マイクロ
プロセッサ１１の割り込み待機時間のためにグループ併
合モジュール３４９にオーバランエラーが発生しないよ
うにするためのものである。フレーム記憶装置インター
フェースユニット３８６は、フレーム記憶装置コントロ
ーラ７とラインディスパッチャ１２との間のインターフ
ェースの処理を行うものである。
【０２１６】マイクロプロセッサインターフェースユニ
ット３８４によって、マイクロプロセッサ１１はグルー
プ併合モジュール３４９から領域を受け取り、またディ
スパッチモジュール３５５に領域をディスパッチするこ
とが可能となる。また、マイクロプロセッサインターフ
ェースユニット３８４は、マイクロプロセッサ１１がグ
ループ併合モジュール３４９、ディスパッチモジュール
３５５、動き検出ユニット１３、およびフレーム記憶装
置コントローラ７に多数の信号のアクセスを行ってこれ
らを制御することが可能となる。
【０２１７】再び図４２を参照する。ディスパッチモジ
ュール３５５は、領域制御モジュール３５２から領域を
受け取って、ラインフォーマッタ７１のディスパッチア
ドレスの生成を行う。これはマイクロプロセッサ１１か
ら転送されて各領域に記憶されている、ディスパッチす
べき領域の開始アドレスおよび終了アドレスとインター
リーブ係数とを用いて、領域の一連のラインアドレスを
生成することによって達成される。ディスパッチモジュ
ール３５５は、マイクロプロセッサの制御のもとに動作
し、その動作は、現在のディスパッチサイクルの特質に
依存する。ディスパッチリスト中に選択されている領域
のすべてのラインがラインフォーマッタ７１に連続的に
あるいはインターリーブ的に送られる。各領域は次の領
域に移る前に分離してインターリーブするようにもでき
るし、あるいは、領域全体を１つのグループとしてイン
ターリーブするようにもできる。各領域のインターリー
ブ係数は、１から１２７の間の数に決定できる。ディス
パッチリストの中の選択された領域のすべてのラインは
ラインフォーマッタ７１に連続的にまたはインターリー
ブ的に送られる。各領域は次の領域に移る前に分離して
インターリーブするようにもできるし、あるいは、領域
全体を１つのグループとしてインターリーブするように
もできる。各領域のインターリーブ係数は、１から１２
６の間の数に設定できる。
【０２１８】領域はマイクロプロセッサ１１の動きリス
ト中に記憶される。新たなディスパッチサイクルの開始
の際に、動きリストからディスパッチリストへ領域が転
送されて、ラインフォーマッタ７１のディスパッチの準
備がなされる。また、ディスパッチリストはマイクロプ
ロセッサ１１の中にも記憶される。従って、画面のライ
ンをディスパッチするのに用いる実際の方法は、マイク
ロプロセッサ１１によって全体的にプログラム可能であ
り、これによって、最大のシステムの融通性が得られる
ようになされている。最も単純な場合では、ディスパッ
チリストに転送される領域は、これらを導出した動きリ
ストの領域と同一である。さらに複雑な場合が存在し得
るが、その１つの例を図７６を参照しながら以下に説明
する。
【０２１９】このディスパッチ方法では、マイクロプロ
セッサ１１は、通常はいろいろなモードに従って動作す
るが、そのモードは以下のようなものである： 更新なしモード：更新すべきラインが全く選択されてい
ない場合には、マイクロプロセッサ１１はＦＬＣＤ表示
装置５のどのラインもディスパッチを行う必要がない。
【０２２０】部分的更新モード：更新領域が選択されて
いる場合には、マイクロプロセッサ１１はディスパッチ
サイクルにおいてＦＬＣＤ表示装置５の選択されたライ
ンの組のディスパッチを実行される。 バックグランドリフレッシュモード：特定のラインがＦ
ＬＣＤ表示装置に書き込まれると、そのラインへの書き
込み動作のために、ＦＬＣＤ表示装置５のその他のライ
ンの記憶能力が低下してしまう。従って、記憶能力の低
下による表示ラインの品質の劣化が視覚的に認識される
前に、以前にＦＬＣＤ表示装置５に書き込まれていたそ
の他のすべてラインの周期的な再書き込み（すなわちリ
フレッシュ）を行う。
【０２２１】さらに、ディスパッチ方法は、図７６に示
したような状態マシーンの形に実現可能である。垂直帰
線期間の開始において、「垂直帰線期間更新なし」状態
に入り、これは、マイクロプロセッサ１１と翻訳待ち行
列および指定待ち行列のいずれもが待機状態となってい
ることを示す。
【０２２２】ディスパッチすべきラインが選択されてお
らず、かつ、翻訳あるいは指定行列のいずれかが、作動
状態となると（垂直帰線期間の終わりに信号が発せられ
る）、「もし、更新が無いならば」状態に入る。もし、
次の垂直帰線期間の初めにおいて、ラインのグループが
ディスパッチに選択されると、次の垂直帰線期間の初め
において、「垂直帰線期間部分的更新」状態に入る。も
し、次の垂直帰線期間の初めにおいて、ディスパッチす
べきラインが何も選択されていない場合には、次の垂直
帰線期間の初めにおいて、「垂直帰線期間更新無し」状
態に入る。
【０２２３】ディスパッチすべきラインのグループが選
択されると「垂直帰線期間更新」状態に入る。フレーム
バッファあるいは指定バッファへのデータの書き込みは
垂直帰線期間中には行われないことに注意のこと。垂直
帰線期間の終了時には、常に必ず「もし、部分的更新な
らば」状態に入る。ディスパッチすべきラインのグルー
プが選択されると「もし、部分的更新ならば」状態に入
る。次の垂直帰線期間の開始前にディスパッチが終了し
た場合には、次の垂直帰線期間の開始時点において、
「垂直帰線期間更新無し」状態に入るか、あるいは、
「垂直帰線期間部分的更新」状態に入る。もし、次の垂
直帰線期間の開始までにディスパッチが終了しなかった
場合には、次の垂直帰線期間の開始時点において「垂直
帰線期間更新継続」状態に入る。
【０２２４】ディスパッチが開始されたけれども、終了
しなかった場合には、垂直帰線期間の開始時点において
「垂直帰線期間部分的更新継続」状態に入る。もし、垂
直帰線期間の終わり以前にディスパッチが終了した場合
には、垂直帰線期間の終わり時点において「垂直帰線期
間更新無し」状態に入る。もし、垂直帰線期間の終わり
までにディスパッチが終了しなかった場合には、垂直帰
線期間の終わり時点において「もし、部分的更新継続な
らば」状態に入る。
【０２２５】前のフレームにおいてディスパッチが開始
されたけれども、終了しなかった場合には、垂直帰線期
間の終わりに「もし、部分的更新継続ならば」状態に入
る。もし、次の垂直帰線期間の開始前にディスパッチが
終了した場合には、ディスパッチ終了時点において「も
し、更新無しならば」状態か、あるいは「もし、部分的
更新準備ならば」状態に入る。もし、次の垂直帰線期間
の開始までにディスパッチが終了しなかった場合には、
次の垂直帰線期間の開始時点において「垂直帰線期間更
新継続」状態に入る。
【０２２６】フレームの途中でディスパッチが終了した
とき、ディスパッチすべきラインのグループが選択され
ている場合には、「もし、部分的更新準備ならば」状態
に入る。もし、次の垂直帰線期間の開始前にディスパッ
チが終了した場合には、次の垂直帰線期間の開始時点に
おいて「垂直帰線期間更新無し」状態に入る。もし、次
の帰線期間の開始までにディスパッチが終了しなかった
場合には、次の垂直帰線期間の開始時点におてい「垂直
帰線期間更新」状態に入る。
【０２２７】尚、前述した説明では、本発明に係る一実
施例だけを述べているが、当業者にとって明らかな修正
は本発明の範囲から逸脱せずにそこに加えられることが
できる。
【表２】
【表３】
【表４】
【表５】
【表６】
【表７】
【表８】
【表９】
【表１０】
【表１１】
【表１２】
【表１３】
【０２２８】
【発明の効果】以上説明したように本発明によれば、フ
ル・カラー・ディスプレイを意図された入力を抽出で
き、画像を高い再生率で表示し、なおかつ、減少された
数の表示可能なカラーと低い再生率をもつディスプレイ
に画像を表示できる、カラー表示システムを提供でき
る。
【図面の簡単な説明】
【図１】本実施例における典型的な構成を表す概略ブロ
ック図である。
【図２】図１に示す表示システムの構成を表す概略ブロ
ック図である。
【図３】図２に示すレンダリングユニットの構成を表す
概略ブロック図である。
【図４】図３に示すカラー描写ユニットの第１の実施例
を表すブロック図である。
【図５】種々のコントラスト拡大アプローチを示す図で
ある。
【図６】ＣＲＴタイプ・デバイスのカラー全領域の略図
である。
【図７】赤色、緑色、青色、白色のピクセル要素をもつ
表示装置のカラー全領域を示す図である。
【図８】図７に示されている表示装置のカラー全領域
を、図６の通常の表示装置のカラー全領域への描写を示
す図である。
【図９】図７の表示装置の凸包ボリュームを示す図であ
る。
【図１０】図６のカラー全領域内部のボリュームを示す
図である。
【図１１】出力カラー範囲の一部を形成しないカラー値
を示す図である。
【図１２】出力カラー範囲外部のカラーを表示する別の
方法を示す、図１１の拡大図である。
【図１３】ドロップ・クリップ方法の別の例を示す図で
ある。
【図１４】ドロップ・クリップ方法を実施する機器の略
図である。
【図１５】図１４の第１チャンネル処理ユニットの詳細
な略図である。
【図２２】本実施例の初期状態における入力画像フレー
ムバッファの分割状態を示す図である。
【図２３】本実施例の各領域の４番目の画素に誤差拡散
を行っている時の入力ラインの状態を示す図である。
【図２４】各誤差拡散処理が、その領域の最後から２番
目の画素に達した時の本発明の好適な実施例の状態を示
す図である。
【図２５】各誤差拡散処理が、その領域の最後の画素に
達した時の本発明の好適な実施例の状態を示す図であ
る。
【図２６】本実施例の表示システムの構成の一部を示す
ブロック図である。
【図２７】図２６のセグメント誤差拡散ブロック（ＳＥ
ＤＢ）のブロック図である。
【図２８】入力ライン（ｍ）の開始時点における本実施
例のＳＥＤＢの状態を示す図である。
【図２９】入力ライン（ｍ）の２０％が入力された後の
ＳＥＤＢの状態を示す図である。
【図３０】入力ライン（ｍ）の７０％が入力された後の
ＳＥＤＢの状態を示す図である。
【図３１】入力ライン（ｍ）の入力が完了した時のＳＥ
ＤＢの状態を示す図である。
【図３２】図２６の入力補正ユニットの構成を示すブロ
ック図である。
【図３３】図２７の２５６×２７ビットＲＧＢラインメ
モリ１３４のブロック図である。
【図３４】図２７の並列３次元誤差拡散ユニット（Ｐ３
ＤＥＤＵ）のブロック図である。
【図３５】図３４の内部並列３次元誤差拡散ユニット(I
nter-P3DEDU)６１のブロック図である。
【図３６】図３４の注目ライン画素パイプライン（ＣＬ
ＰＰ）のブロック図である。
【図３７】図３４の３次元ルックアップユニット（３Ｄ
ＬＵ）のブロック図である。
【図３８】図３４の次ライン誤差パイプライン（ＮＬＥ
Ｐ）のブロック図である。
【図３９】図３４の２５６×４ビットＲＧＢＷラインメ
モリ１３６のブロック図である。
【図４０】図２６のデータシーケンサ１２９のブロック
図である。
【図４１】図２６の出力ラッチ１２７のブロック図であ
る。
【図４２】動き検出器の詳細な構成を示すブロック図で
ある。
【図４３】図４２に示す平均シグネチャ生成ユニットを
概略的に表す図である。
【図４４】図４３に示す平均シグネチャ生成コントロー
ラを表す概略ブロック図である。
【図４５】図４４に示すパターンジェネレータを表す概
略ブロック図である。
【図４６】図４３に示す赤平均シグネチャユニットを表
す概略ブロック図である。
【図４７】ｎビットのラインセグメントの平均を求める
処理を説明する概略ブロック図である。
【図４８】図４６に示す重みユニットを表す概略ブロッ
ク図である。
【図４９】エッジ検出のためのラインブレークアップを
示す図である。
【図５０】ラインセグメントに対するエッジ集積を示す
図である。
【図５１】図４２に示すエッジシグネチャジェネレータ
を表す概略ブロック図である。
【図５２】図５１に示すステップユニットの１つを表す
概略ブロック図である。
【図５３】図５１に示す最大エッジユニットの１つを表
す概略ブロック図である。
【図５４】図５３に示す最大判定ユニットを表す概略ブ
ロック図である。
【図５５】図５４に示す２入力最大ユニットを表す概略
ブロック図である。
【図５６】図５１に示すＥＳＧコントローラの概略ブロ
ック図である。
【図５７】図４２に示すシグネチャシーケンサの概略ブ
ロック図である。
【図５８】２ｔｏ１アービタセレクタの概略ブロック図
である。
【図５９】４ｔｏ１アービタセレクタの概念上の形態の
概略ブロック図である。
【図６０】４ｔｏ１アービタセレクタの構造の概略ブロ
ック図である。
【図６１】図５７に示す１２ｔｏ１アービタセレクタの
構造の概略ブロック図である。
【図６２】図４２に示すシグネチャ比較ユニットの概略
ブロック図である。
【図６３】図６２に示す最大対ユニットの概略ブロック
図である。
【図６４】図６２に示す最大信号ユニットの概略ブロッ
ク図である。
【図６５】図４２に示すシグネチャ記憶装置コントロー
ラの概略ブロック図である。
【図６６】好適な実施例を示した概略ブロック図であ
る。
【図６７】入力画像のラインのグループ内の動きを判別
する処理について表した図である。
【図６８】ラインのグループをグループに併合する処理
を示した図である。
【図６９】ラインをディスパッチして表示するいろいろ
な方法を示した図である。
【図７０】ラインディスパッチャーユニットとダブルバ
ッファフレームバッファとの相互作用を示した図であ
る。
【図７１】図１４の優先値スレッショールドモジュール
について示した概略ブロック図である。
【図７２】図１４の優先値併合ユニットについて示した
概略ブロック図である。
【図７３】図１４のグループ併合モジュールについて示
した概略ブロック図である。
【図７４】図１０のグループ結合ユニットについて示し
た概略ブロック図である。
【図７５】図１４の領域制御モジュールについて示した
概略ブロック図である。
【図７６】マイクロプロセッサによって実現された表示
の更新制御をするための状態マシーンについて示した図
である。
【図７７】ワード・データ構造を示す図である。
【図７８】長いワード・データ構造を示す図である。
【図７９】図２に示すフレーム記憶コントローラーの構
成を表すブロック図である。
【図８０】図７９に示す再生データ待機ユニットの構成
を表すブロック図である。
【符号の説明】
１ コンピュータ装置 ２ ケーブル ３ 表示システム ４ ＦＬＣＤ表示コントローラ ５ ＦＬＣＤディスプレイ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】
【数１】 γの値は、与えられたパネルのカラー応答特性の測定か
ら決定され、且つ、測定から決定される。カラー描写ユ
ニット２４は、ガンマ解除機能をルックアップ・テーブ
ルを用いて実施することができる。コントラスト拡大
は、直線的な変更であり、独自に赤色と緑色と青色の要
素にも適用される。コントラスト拡大は、全てのカラー
を入力全体のコーナーに向けて移行し、黒に近い領域と
白に近い領域の間のコントラストを高める。好都合に、
コントラスト拡大は、カラー描写テーブル・ルックアッ
プ・ユニット２９のルックアップ・テーブルにロードさ
れる値を変えることによって実現される、何故ならば、
コントラスト拡大に特に用いられる任意のハードウェア
を搭載するカラー描写ユニット２４を省略できるからで
ある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】
【数２】 ここで、ｈは１〜２５６の範囲の整数である。図５は、
異なるｈの値に対して入力画素に対するコントラスト拡
大の対応する影響を示している。図４からもわかるよう
に、カラー描写マトリクス乗算ユニット３０は、カラー
・マスキングを、プログラム設定可能なマトリクス乗算
を入力ＲＧＢデータに適用して実施する。カラー・マス
キングは入力データのマトリクス変更であり、かつ、各
々出力（赤色と緑色と青色）は赤色と緑色と青色入力の
各々に基づいている。ＦＬＣＤディスプレイ５の任意の
非直交カラー特性を補償するように設計されている。カ
ラー・マスク回路に関して考えられる更なる機能は、緑
色のマトリクス乗算回路だけ使用する光度変換に相応し
てＲＧＢを実施することである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】
【数３】 色範囲クリッピング・ユニット３１は、ＦＬＣＤパネル
のＲＧＢＷディスプレイがＲＧＢ空間において考えられ
る値の全てを表すことができないという事実を補償す
る。表現できない値は、一般的に飽和カラーに近く、パ
ネルのカラー全体に入るように再描写される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１６８
【補正方法】変更
【補正内容】
【０１６８】
【表１】 ２ｔｏ１アービタセレクタ２７７の論理式を以下の式で
表すことができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本実施例における典型的な構成を表す概略ブロ
ック図である。
【図２】図１に示す表示システムの構成を表す概略ブロ
ック図である。
【図３】図２に示すレンダリングユニットの構成を表す
概略ブロック図である。
【図４】図３に示すカラー描写ユニットの第１の実施例
を表すブロック図である。
【図５】種々のコントラスト拡大アプローチを示す図で
ある。
【図６】ＣＲＴタイプ・デバイスのカラー全領域の略図
である。
【図７】赤色、緑色、青色、白色のピクセル要素をもつ
表示装置のカラー全領域を示す図である。
【図８】図７に示されている表示装置のカラー全領域
を、図６の通常の表示装置のカラー全領域への描写を示
す図である。
【図９】図７の表示装置の凸包ボリュームを示す図であ
る。
【図１０】図６のカラー全領域内部のボリュームを示す
図である。
【図１１】出力カラー範囲の一部を形成しないカラー値
を示す図である。
【図１２】出力カラー範囲外部のカラーを表示する別の
方法を示す、図１１の拡大図である。
【図１３】ドロップ・クリップ方法の別の例を示す図で
ある。
【図１４】ドロップ・クリップ方法を実施する機器の略
図である。
【図１５】図１４の第１チャンネル処理ユニットの詳細
な略図である。
【図１６】カラー描写ユニットの第２の実施例に係る概
略構成図である。
【図１７】一定輝度の領域について、画素の輝度レベル
とライン上の画素とを対比させて示す図である。
【図１８】図１７に示す画素輝度レベルに雑音を加えて
示す図である。
【図１９】整流された雑音を伴う入力の画素輝度レベル
を示す図である。
【図２０】実施例に係る方法の簡略化された形態を内蔵
する装置の概略ブロック図である。
【図２１】誤差拡散処理の概略を示す図である。
【図２２】本実施例の初期状態における入力画像フレー
ムバッファの分割状態を示す図である。
【図２３】本実施例の各領域の４番目の画素に誤差拡散
を行っている時の入力ラインの状態を示す図である。
【図２４】各誤差拡散処理が、その領域の最後から２番
目の画素に達した時の本発明の好適な実施例の状態を示
す図である。
【図２５】各誤差拡散処理が、その領域の最後の画素に
達した時の本発明の好適な実施例の状態を示す図であ
る。
【図２６】本実施例の表示システムの構成の一部を示す
ブロック図である。
【図２７】図２６のセグメント誤差拡散ブロック（ＳＥ
ＤＢ）のブロック図である。
【図２８】入力ライン（ｍ）の開始時点における本実施
例のＳＥＤＢの状態を示す図である。
【図２９】入力ライン（ｍ）の２０％が入力された後の
ＳＥＤＢの状態を示す図である。
【図３０】入力ライン（ｍ）の７０％が入力された後の
ＳＥＤＢの状態を示す図である。
【図３１】入力ライン（ｍ）の入力が完了した時のＳＥ
ＤＢの状態を示す図である。
【図３２】図２６の入力補正ユニットの構成を示すブロ
ック図である。
【図３３】図２７の２５６×２７ビットＲＧＢラインメ
モリ１３４のブロック図である。
【図３４】図２７の並列３次元誤差拡散ユニット（Ｐ３
ＤＥＤＵ）のブロック図である。
【図３５】図３４の内部並列３次元誤差拡散ユニット(I
nter-P3DEDU)６１のブロック図である。
【図３６】図３４の注目ライン画素パイプライン（ＣＬ
ＰＰ）のブロック図である。
【図３７】図３４の３次元ルックアップユニット（３Ｄ
ＬＵ）のブロック図である。
【図３８】図３４の次ライン誤差パイプライン（ＮＬＥ
Ｐ）のブロック図である。
【図３９】図３４の２５６×４ビットＲＧＢＷラインメ
モリ１３６のブロック図である。
【図４０】図２６のデータシーケンサ１２９のブロック
図である。
【図４１】図２６の出力ラッチ１２７のブロック図であ
る。
【図４２】動き検出器の詳細な構成を示すブロック図で
ある。
【図４３】図４２に示す平均シグネチャ生成ユニットを
概略的に表す図である。
【図４４】図４３に示す平均シグネチャ生成コントロー
ラを表す概略ブロック図である。
【図４５】図４４に示すパターンジェネレータを表す概
略ブロック図である。
【図４６】図４３に示す赤平均シグネチャユニットを表
す概略ブロック図である。
【図４７】ｎビットのラインセグメントの平均を求める
処理を説明する概略ブロック図である。
【図４８】図４６に示す重みユニットを表す概略ブロッ
ク図である。
【図４９】エッジ検出のためのラインブレークアップを
示す図である。
【図５０】ラインセグメントに対するエッジ集積を示す
図である。
【図５１】図４２に示すエッジシグネチャジェネレータ
を表す概略ブロック図である。
【図５２】図５１に示すステップユニットの１つを表す
概略ブロック図である。
【図５３】図５１に示す最大エッジユニットの１つを表
す概略ブロック図である。
【図５４】図５３に示す最大判定ユニットを表す概略ブ
ロック図である。
【図５５】図５４に示す２入力最大ユニットを表す概略
ブロック図である。
【図５６】図５１に示すＥＳＧコントローラの概略ブロ
ック図である。
【図５７】図４２に示すシグネチャシーケンサの概略ブ
ロック図である。
【図５８】２ｔｏ１アービタセレクタの概略ブロック図
である。
【図５９】４ｔｏ１アービタセレクタの概念上の形態の
概略ブロック図である。
【図６０】４ｔｏ１アービタセレクタの構造の概略ブロ
ック図である。
【図６１】図５７に示す１２ｔｏ１アービタセレクタの
構造の概略ブロック図である。
【図６２】図４２に示すシグネチャ比較ユニットの概略
ブロック図である。
【図６３】図６２に示す最大対ユニットの概略ブロック
図である。
【図６４】図６２に示す最大信号ユニットの概略ブロッ
ク図である。
【図６５】図４２に示すシグネチャ記憶装置コントロー
ラの概略ブロック図である。
【図６６】好適な実施例を示した概略ブロック図であ
る。
【図６７】入力画像のラインのグループ内の動きを判別
する処理について表した図である。
【図６８】ラインのグループをグループに併合する処理
を示した図である。
【図６９】ラインをディスパッチして表示するいろいろ
な方法を示した図である。
【図７０】ラインディスパッチャーユニットとダブルバ
ッファフレームバッファとの相互作用を示した図であ
る。
【図７１】図１４の優先値スレッショールドモジュール
について示した概略ブロック図である。
【図７２】図１４の優先値併合ユニットについて示した
概略ブロック図である。
【図７３】図１４のグループ併合モジュールについて示
した概略ブロック図である。
【図７４】図１０のグループ結合ユニットについて示し
た概略ブロック図である。
【図７５】図１４の領域制御モジュールについて示した
概略ブロック図である。
【図７６】マイクロプロセッサによって実現された表示
の更新制御をするための状態マシーンについて示した図
である。
【図７７】ワード・データ構造を示す図である。
【図７８】長いワード・データ構造を示す図である。
【図７９】図２に示すフレーム記憶コントローラーの構
成を表すブロック図である。
【図８０】図７９に示す再生データ待機ユニットの構成
を表すブロック図である。
【符号の説明】 １ コンピュータ装置 ２ ケーブル ３ 表示システム ４ ＦＬＣＤ表示コントローラ ５ ＦＬＣＤディスプレイ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル ウエブ オーストラリア国， ニュー サウス ウ ェールズ 2066， レイン コーブ， バ ーンズ ベイ ロード 17／101 (72)発明者 デビッド ロス ブラウン オーストラリア国， ニュー サウス ウ ェールズ 2069， イースト ローズヴィ ル， マルガ アベニュー 30 (72)発明者 ナタリー リサ カーシャウ オーストラリア国， ニュー サウス ウ ェールズ 2037， グレーベ， アランデ ル ストリート 107 (72)発明者 マーク プルヴァー オーストラリア国， ニュー サウス ウ ェールズ 2042， エンモア， トラファ ルガー ストリート 15 (72)発明者 ロドニー ジェイムズ ホィットビー オーストラリア国， ニュー サウス ウ ェールズ 2069， エーミントン， トラ ンブル アベニュー １エー

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 一定数の異なるカラーを表示できる複数
    の画素を有する表示装置に連続する階調画像を表示する
    表示システムにおいて、 表示される連続する階調画像を示すアナログ入力信号を
    受信するアナログ入力手段と、 アナログ・カラー情報を前記アナログ入力信号から受信
    し、前記アナログ・カラー情報の対応するデジタル表現
    を生成する変換手段と、 前記デジタル表現を変換手段から受信し、前記表示装置
    の複数の画素の各画素のために対応する中間調のカレン
    ト出力画素値を生成する中間調生成手段と、 前記中間調生成手段からのカレント出力画素値を記憶す
    るフレーム記憶手段と、 前記デジタル表現を受信し、前記デジタル表現からシグ
    ネチャ記憶手段に記憶する、対応するシグネチャを生成
    し、どの画素値のグループが前記表示装置に変更を要求
    しているかを決定するように対応するシグネチャと前記
    シグネチャ記憶手段から前に対応するシグネチャとを比
    較するライン更新手段と、 画素のグループが更新を要求しているかどうかライン更
    新手段から情報を受信し、フレーム記憶手段が前記カレ
    ント出力画素値を前記表示装置に書き出させるフレーム
    記憶制御手段とを備えることを特徴とする表示システ
    ム。
  2. 【請求項２】 表示システムによって用いられるモデル
    固有パラメーターを記憶するパラメーター記憶手段を更
    に備えることを特徴とする請求項１記載の表示システ
    ム。
  3. 【請求項３】 前記アナログ入力手段は、前記パラメー
    ター記憶手段を更に備えることを特徴とする請求項２記
    載の表示システム。
  4. 【請求項４】 表示システムにおける画像同期のため
    に、タイミング手段を更に備えることを特徴とする請求
    項１記載の表示システム。
  5. 【請求項５】 前記アナログ入力手段は、前記タイミン
    グ手段を更に備えることを特徴とする請求項４記載の表
    示システム。
  6. 【請求項６】 前記アナログ・カラー情報は、各々赤色
    と緑色と青色の情報の別のチャネルを含むことを特徴と
    する請求項１記載の表示システム。
  7. 【請求項７】 前記出力画素値は、赤色と緑色と青色と
    白色の出力レベルのために別の値を含むことを特徴とす
    る請求項１記載の表示システム。
  8. 【請求項８】 前記アナログ入力手段は、前記アナログ
    ・カラー情報から表示制御情報を分離する制御分離手段
    を更に備えることを特徴とする請求項１記載の表示シス
    テム。
  9. 【請求項９】 画像を表示する方法において、 カラー情報をアナログ・フォーマットで入力し、 カラー情報をアナログ・フォーマットから対応するデジ
    タル・フォーマットに変換し、 前記デジタル・カラー情報を中間調にして出力カラー情
    報を生成し、 変えられたカラー情報のこれらの部分を決定し、 前記カラー情報が変えられたことが決定されたこれらの
    部分に対応する出力カラー情報を出力する、 各工程を有することを特徴とする方法。
  10. 【請求項１０】 前記決定工程は、前記出力カラー情報
    と既に記憶されている出力カラー情報とを比較し、前記
    カラー情報が変えられたかどうかを決定する工程を更に
    有することを特徴とする請求項９記載の方法。
  11. 【請求項１１】 出力カラー情報を記憶し、それが既に
    記憶されていた出力カラー情報になる工程を更に有する
    ことを特徴とする請求項１０記載の方法。
  12. 【請求項１２】 ビデオ画像を表示する装置において、 第１の複数のカラーを持つ第１のセットにおいて得られ
    るカラーを用いて連続する階調画像を生成できるカラー
    情報を有するビデオ入力信号と、 実質的に限定された第２の複数のカラーを持つ第２のセ
    ットにおいてカラーを表示できる表示装置と、 前記入力信号を受信し、前記カラー情報を操作して、前
    記表示装置に入力する際に、前記第２のセットのカラー
    を用いて実質的に連続する階調画像を与える、変換され
    たカラー情報を提供する表示変換手段とを備えることを
    特徴とする装置。
  13. 【請求項１３】 前記表示装置は、赤色と緑色と青色と
    白色のデジタル・コンビネーションから選択される16種
    類の表示可能なカラーを有する強磁性体液晶ディスプレ
    イであることを特徴とする請求項１２記載の装置。
  14. 【請求項１４】 前記入力信号はアナログ・フォーマッ
    トであり、前記表示変換手段に、 表示される連続する階調画像を示す前記アナログ入力信
    号を受信するアナログ入力手段と、 前記アナログ入力信号からアナログ・カラー情報を受信
    し、前記アナログ・カラー情報の対応するデジタル表現
    を生成する変換手段とを備えることを特徴とする請求項
    １２記載の装置。
  15. 【請求項１５】 前記信号は、デジタル・フォーマット
    であり、前記第１のセットにおけるカラーデジタル表現
    を提供することを特徴とする請求項１２又は１３記載の
    装置。
  16. 【請求項１６】 前記表示変換手段に、 前記デジタル表現を変換手段から受信し、前記表示装置
    の複数の画素の各画素のために、前記アナログカラー情
    報のデジタル表現から対応する中間調カレント出力画素
    値を生成する中間調生成手段と、 前記中間調生成手段からのカレント出力画素値を記憶す
    るフレーム記憶手段と、 前記中間調生成手段から出力画素値を受信し、対応する
    前の出力画素値を前記フレーム記憶手段から更に受信
    し、画素値のグループが前記表示装置に変更を要求する
    ように変えられたかどうかを決定するライン記憶手段
    と、 画素のグループが更新を要求しているかどうかを前記ラ
    イン更新手段から情報を受信し、前記フレーム記憶手段
    に前記カレント出力画素値を前記表示装置に書き出させ
    るフレーム記憶制御手段とを備えることを特徴とする請
    求項１４又は１５記載の装置。
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