JPH0792983B2 - デジタル信号再生装置 - Google Patents
デジタル信号再生装置Info
- Publication number
- JPH0792983B2 JPH0792983B2 JP11410287A JP11410287A JPH0792983B2 JP H0792983 B2 JPH0792983 B2 JP H0792983B2 JP 11410287 A JP11410287 A JP 11410287A JP 11410287 A JP11410287 A JP 11410287A JP H0792983 B2 JPH0792983 B2 JP H0792983B2
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- Japan
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- comparator
- signal
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- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はデジタル信号再生装置に関し、さらに詳しく
は、情報記録媒体からの良好な信号再生を行なう再生手
段を備えたデジタル信号装置に関するものである。
は、情報記録媒体からの良好な信号再生を行なう再生手
段を備えたデジタル信号装置に関するものである。
従来の技術 従来の情報記録再生装置としては、例えば特開昭57-186
216号公報に示されている。
216号公報に示されている。
第６図はこの従来の情報記録再生装置のブロック図を示
すものであり、601は情報記録媒体、602は情報記録媒体
601の情報を再生するための再生針、603は再生信号の高
域成分補償用の等化器、604は再生信号をデジタル信号
にするためのコンパレータ、605はバッファアンプ、606
は積分回路、607はゲインアンプでその出力はコンパレ
ータ604の入力に負帰還される。608は復調器、609は出
力端子である。
すものであり、601は情報記録媒体、602は情報記録媒体
601の情報を再生するための再生針、603は再生信号の高
域成分補償用の等化器、604は再生信号をデジタル信号
にするためのコンパレータ、605はバッファアンプ、606
は積分回路、607はゲインアンプでその出力はコンパレ
ータ604の入力に負帰還される。608は復調器、609は出
力端子である。
以上のように構成された従来の情報再生装置において
は、まず情報記録媒体601に記録されている情報を再生
針が拾い出す。この信号を等化器603が高域補償を行
い、コンパレータ604に入力させる。
は、まず情報記録媒体601に記録されている情報を再生
針が拾い出す。この信号を等化器603が高域補償を行
い、コンパレータ604に入力させる。
コンパレータ604は他方の入力をスライスレベルとして
再生信号をデジタル化する。このコンパレータ604の出
力信号は復調器608とバッファアンプ605に入力される。
復調器608で復調された信号は出力端子609に送られる。
バッファアンプ605に入力された信号は積分器606に送ら
れ、ここで平均値が求められ、ゲインアンプ７によって
増幅されてコンパレータ604のスライスレベルとなる。
このようにすることで、スライスレベルを固定した場合
に生じる再生波形の２次歪（記録信号のオンオフ比が1:
1でも、再生信号のオンオフ比が1:1にならない再生信号
の歪）等の補償を行なうことができる。
再生信号をデジタル化する。このコンパレータ604の出
力信号は復調器608とバッファアンプ605に入力される。
復調器608で復調された信号は出力端子609に送られる。
バッファアンプ605に入力された信号は積分器606に送ら
れ、ここで平均値が求められ、ゲインアンプ７によって
増幅されてコンパレータ604のスライスレベルとなる。
このようにすることで、スライスレベルを固定した場合
に生じる再生波形の２次歪（記録信号のオンオフ比が1:
1でも、再生信号のオンオフ比が1:1にならない再生信号
の歪）等の補償を行なうことができる。
発明が解決しようとする問題点 しかしながら上記のような構成では、バッファアンプや
ゲインアンプの利得が変化するとアナログ再生信号をデ
ジタル信号に変換するコンパレータのスライスレベルが
変動するので、再生されたデジタル信号のパルス巾が所
望のパルス巾とは異なってしまい良好なデジタル信号の
再生が行なわれなくなるといった問題点を有していた。
ゲインアンプの利得が変化するとアナログ再生信号をデ
ジタル信号に変換するコンパレータのスライスレベルが
変動するので、再生されたデジタル信号のパルス巾が所
望のパルス巾とは異なってしまい良好なデジタル信号の
再生が行なわれなくなるといった問題点を有していた。
本発明はかかる点に鑑み、常に所望のパルス巾が得られ
るデジタル信号再生装置を提供することを目的とする。
るデジタル信号再生装置を提供することを目的とする。
問題点を解決するための手段 本発明は再生されたデジタル信号の反転間隔の長さを検
出する手段と、前記検出された反転時間間隔を基準の反
転時間間隔で比較する手段と、前記比較結果により情報
記録媒体からのアナログ再生信号をデジタル信号に変換
するコンパレータのスライスレベルを制御する手段とを
備えたことを特徴とするデジタル信号再生装置である。
出する手段と、前記検出された反転時間間隔を基準の反
転時間間隔で比較する手段と、前記比較結果により情報
記録媒体からのアナログ再生信号をデジタル信号に変換
するコンパレータのスライスレベルを制御する手段とを
備えたことを特徴とするデジタル信号再生装置である。
作用 本発明は前記した構成により、再生されたデジタル信号
のパルス巾が所望のパルス巾よりも狭いかもしくは広い
場合には、所望のパルス巾との差を検出し、その差によ
ってコンパレータのスライスレベルを制御し、所望のパ
ルス巾を有すデジタル信号を再生する。
のパルス巾が所望のパルス巾よりも狭いかもしくは広い
場合には、所望のパルス巾との差を検出し、その差によ
ってコンパレータのスライスレベルを制御し、所望のパ
ルス巾を有すデジタル信号を再生する。
実施例 第１図は本発明の第１の実施例におけるデジタル信号再
生装置におけるブロック図を示すものである。第１図に
おいて、101は、再生されたデジタル信号からある特定
のパルス巾を有するパルスを検出するパルス巾検出回
路、102はパルス巾検出回路101で検出された信号パルス
の立上りを検出する立上り検出回路、103は立上り検出
回路102の出力によりトリガされ、一定のパルス巾のパ
ルスを発生するための単安定マルチバイブレータ、104
は単安定マルチバイブレータ103の出力パルスをある時
間遅延させる遅延回路、105は遅延回路104の出力とパル
ス巾検出回路101の出力の論理積をとるアンド回路、106
はアンド回路105の出力を積分する積分回路、107はアン
ド回路107の出力パルスの立下りを検出回路、108は積分
回路106の出力を立下り検出回路107の出力に応じてサン
プルまたはホールドするサンプルホールド回路、109は
サンプルホールド回路108の出力と基準値VREF1との差を
とる差動増幅器、110は差動増幅器109の出力と基準値V
REF2よりアナログ再生信号をデジタル再生信号に変換す
るためのコンパレータ111のスライスレベルを発生する
ための差動増幅器、112は再生アナログ信号を遅延する
遅延回路、113は再生アナログ信号を固定レベルVREF3と
比較しデジタル信号に変換するコンパレータである。
生装置におけるブロック図を示すものである。第１図に
おいて、101は、再生されたデジタル信号からある特定
のパルス巾を有するパルスを検出するパルス巾検出回
路、102はパルス巾検出回路101で検出された信号パルス
の立上りを検出する立上り検出回路、103は立上り検出
回路102の出力によりトリガされ、一定のパルス巾のパ
ルスを発生するための単安定マルチバイブレータ、104
は単安定マルチバイブレータ103の出力パルスをある時
間遅延させる遅延回路、105は遅延回路104の出力とパル
ス巾検出回路101の出力の論理積をとるアンド回路、106
はアンド回路105の出力を積分する積分回路、107はアン
ド回路107の出力パルスの立下りを検出回路、108は積分
回路106の出力を立下り検出回路107の出力に応じてサン
プルまたはホールドするサンプルホールド回路、109は
サンプルホールド回路108の出力と基準値VREF1との差を
とる差動増幅器、110は差動増幅器109の出力と基準値V
REF2よりアナログ再生信号をデジタル再生信号に変換す
るためのコンパレータ111のスライスレベルを発生する
ための差動増幅器、112は再生アナログ信号を遅延する
遅延回路、113は再生アナログ信号を固定レベルVREF3と
比較しデジタル信号に変換するコンパレータである。
以上のように構成された本実施例のデジタル信号再生装
置について以下第１図および第２図を参照しながらその
動作を説明する。
置について以下第１図および第２図を参照しながらその
動作を説明する。
記録媒体上に記録されている信号はヘッドアンプによっ
て検出され等化され利得制御回路により一定振巾とされ
た後、第１図のコンパレータ113に入力され基準レベルV
REF3と比較されデジタル信号Ａに変換される。このデジ
タル信号Ａは離散的な反転間隔の信号で反転間隔の長さ
が情報となる。例えば公知の２−７ランレングスリミッ
テット符号（以下２−7RLLと略す）では反転間隔は、ビ
ット周期（１ビット当りの反転間隔）をＴとすると、1.
5T,2T,2.5T,3T,3.5T,4Tの0.5Tおきであり、情報は以上
の反転間隔により表現される。以下この２−7RLL符号を
例に説明する。デジタル信号Ａはこのような反転間隔を
有するパルス列である。デジタル信号Ａはパルス巾検出
回路101に入力され特定の反転間隔の信号だけ出力され
る。このパルス巾検出回路101の動作を第３図および第
４図を参照しながら説明する。簡単のために、２−7RLL
符号の1.5Tの反転間隔を検出する場合を考えるが、これ
は本発明を限定するものではない。
て検出され等化され利得制御回路により一定振巾とされ
た後、第１図のコンパレータ113に入力され基準レベルV
REF3と比較されデジタル信号Ａに変換される。このデジ
タル信号Ａは離散的な反転間隔の信号で反転間隔の長さ
が情報となる。例えば公知の２−７ランレングスリミッ
テット符号（以下２−7RLLと略す）では反転間隔は、ビ
ット周期（１ビット当りの反転間隔）をＴとすると、1.
5T,2T,2.5T,3T,3.5T,4Tの0.5Tおきであり、情報は以上
の反転間隔により表現される。以下この２−7RLL符号を
例に説明する。デジタル信号Ａはこのような反転間隔を
有するパルス列である。デジタル信号Ａはパルス巾検出
回路101に入力され特定の反転間隔の信号だけ出力され
る。このパルス巾検出回路101の動作を第３図および第
４図を参照しながら説明する。簡単のために、２−7RLL
符号の1.5Tの反転間隔を検出する場合を考えるが、これ
は本発明を限定するものではない。
第１図のコンパレータ113の出力Ａは第３図の立上り検
出回路301に入力され立上りが第４図（Ｂ）に示した様
に検出される。この立上りパルスは単安定マルチバイブ
レータ302に入力され、この単安定マルチバイブレータ3
02は予め設定されたパルス巾を有するパルスを出力する
（第４図（Ｃ））。このパルス巾は検出するパルス巾1.
5Tより長く次に長い反転間隔2Tより短い1.75Tに設定し
てある。このように設定することにより2Tの反転間隔が
若干短く検出されても誤動作なく動作する。この単安定
マルチバイブレータ302の出力はパルス巾検出回路101の
入力Ａを反転回路303で反転した信号とともにアンド回
路304に入力される。パルス巾検出回路101の入力Ａの反
転間隔が1.75Tよりも短い場合、検出信号がアンド回路3
04より第４図（Ｄ）に示した様に検出される。この検出
信号Ｄは単安定マルチバイブレータ305に入力され、1.5
Tよりも長いパルスを発生する（第４図（Ｅ））。単安
定マルチバイブレータ305はリトリガ可能な単安定マル
チバイブレータを用いることが望ましい。一方パルス巾
検出回路101の入力Ａは、遅延回路306によって単安定マ
ルチバイブレータ305の出力パルスＥの出力区間内に入
る様遅延される（第４図（Ｆ））。
出回路301に入力され立上りが第４図（Ｂ）に示した様
に検出される。この立上りパルスは単安定マルチバイブ
レータ302に入力され、この単安定マルチバイブレータ3
02は予め設定されたパルス巾を有するパルスを出力する
（第４図（Ｃ））。このパルス巾は検出するパルス巾1.
5Tより長く次に長い反転間隔2Tより短い1.75Tに設定し
てある。このように設定することにより2Tの反転間隔が
若干短く検出されても誤動作なく動作する。この単安定
マルチバイブレータ302の出力はパルス巾検出回路101の
入力Ａを反転回路303で反転した信号とともにアンド回
路304に入力される。パルス巾検出回路101の入力Ａの反
転間隔が1.75Tよりも短い場合、検出信号がアンド回路3
04より第４図（Ｄ）に示した様に検出される。この検出
信号Ｄは単安定マルチバイブレータ305に入力され、1.5
Tよりも長いパルスを発生する（第４図（Ｅ））。単安
定マルチバイブレータ305はリトリガ可能な単安定マル
チバイブレータを用いることが望ましい。一方パルス巾
検出回路101の入力Ａは、遅延回路306によって単安定マ
ルチバイブレータ305の出力パルスＥの出力区間内に入
る様遅延される（第４図（Ｆ））。
単安定マルチバイブレータ305の出力Ｅと遅延回路306の
出力Ｆはアンド回路307に入力されその出力として1.75T
以下のパルス巾をもったパルスのみが検出される（第４
図（Ｇ））。
出力Ｆはアンド回路307に入力されその出力として1.75T
以下のパルス巾をもったパルスのみが検出される（第４
図（Ｇ））。
以上のようにしてパルス巾検出回路101によって1.75T以
下のパルス巾のデジタル信号が検出される。パルス巾検
出回路101の出力は立上り検出回路103で立上りが検出さ
れ（第２図（Ｉ））、その立上り信号は単安定マルチバ
イブレータ103に入力され、単安定マルチバイブレータ1
03は予め設定されたパルス巾TWを発生する（第２図
（Ｊ））。このパルスは遅延回路104によって、第２図
（Ｋ）に示したように だけ遅延する。この遅延されたパルスとパルス巾検出回
路101の出力はアンド回路105に入力される。
下のパルス巾のデジタル信号が検出される。パルス巾検
出回路101の出力は立上り検出回路103で立上りが検出さ
れ（第２図（Ｉ））、その立上り信号は単安定マルチバ
イブレータ103に入力され、単安定マルチバイブレータ1
03は予め設定されたパルス巾TWを発生する（第２図
（Ｊ））。このパルスは遅延回路104によって、第２図
（Ｋ）に示したように だけ遅延する。この遅延されたパルスとパルス巾検出回
路101の出力はアンド回路105に入力される。
パルス巾検出回路101によって検出されたパルス巾が1.5
Tに等しい場合にはアンド回路105の出力パルス巾はTW/2
となる。一方パルス巾検出回路101により検出されたパ
ルス巾が1.5TよりΔＴ短かいか又はΔＴ′長い場合、ア
ンド回路105の出力パルス巾は第２図Ｌに示した様にそ
れぞれ となる。したがてこのアンド回路105の出力を積分器106
で積分すると、パルス巾検出回路101の検出パルス巾が
1.5Tに等しいときには積分値はV2となるが、検出パルス
巾が1.5Tよりも短いときにはV1，長いときにはV3となる
（第２図（Ｍ））。この積分器106の出力はサンプルホ
ールド回路108に入力され、立上り検出回路107のサンプ
ルホールド制御信号（第２図（Ｎ））により、V1又はV2
又はV3が出力される（第２図（Ｏ））。サンプルホール
ド回路出力108の出力０は差動増幅器109に入力され基準
レベルVREF1と比較される。基準レベルVREF1は第２図Ｍ
に示したV2と等しく設定する。このように設定すること
で、パルス巾検出回路101で検出されたパルス巾が1.5T
に等しいときには、前述した様にサンプルホールド回路
108の出力はV2となっているので、差動増幅器109の出力
はφとなる。
Tに等しい場合にはアンド回路105の出力パルス巾はTW/2
となる。一方パルス巾検出回路101により検出されたパ
ルス巾が1.5TよりΔＴ短かいか又はΔＴ′長い場合、ア
ンド回路105の出力パルス巾は第２図Ｌに示した様にそ
れぞれ となる。したがてこのアンド回路105の出力を積分器106
で積分すると、パルス巾検出回路101の検出パルス巾が
1.5Tに等しいときには積分値はV2となるが、検出パルス
巾が1.5Tよりも短いときにはV1，長いときにはV3となる
（第２図（Ｍ））。この積分器106の出力はサンプルホ
ールド回路108に入力され、立上り検出回路107のサンプ
ルホールド制御信号（第２図（Ｎ））により、V1又はV2
又はV3が出力される（第２図（Ｏ））。サンプルホール
ド回路出力108の出力０は差動増幅器109に入力され基準
レベルVREF1と比較される。基準レベルVREF1は第２図Ｍ
に示したV2と等しく設定する。このように設定すること
で、パルス巾検出回路101で検出されたパルス巾が1.5T
に等しいときには、前述した様にサンプルホールド回路
108の出力はV2となっているので、差動増幅器109の出力
はφとなる。
一方パルス巾検出回路101で検出されたパルス巾が1.5T
よりΔＴだけ短いときにはサンプルホールド回路108の
出力はV1（V1＜VREF1）となるので差動増幅器109の出力
は負となる。またパルス巾検出回路101で検出されたパ
ルス巾が1.5TよりΔＴ′だけ長いときはサンプルホール
ド回路108の出力はV3（V3＞VREF1）となり、差動増幅器
109の出力は正となる。差動増幅器109の出力は差動増幅
器110に入力され基準レベルVREF2と減算される。VREF2
はレベル比較器113の基準レベルVREF3と等しい値に設定
されている。コンパレータ113によって再生されるパル
ス巾の大小により差動増幅器110の出力は制御される。
すなわち第５図（ａ）に示すようにパルス巾検出回路10
1で検出されたパルス巾が1.5TよりもΔＴだけ短い場
合、コンパレータ111のスライスレベルはVREF2−ΔV1と
なる（ΔV1＝V2−V1）。スライスレベルをVREF2よりΔV
1だけ低くすることにより再生されたデジタル信号のパ
ルス巾をコンパレータ113の出力よりもΔＴだけ広く再
生できる。逆に第５図（ｂ）に示すようにパルス巾検出
回路101で検出されたパルス巾が1.5TよりもΔＴ′だけ
長い場合、コンパレータ111のスライスレベルはVREF2＋
ΔV3となる（ΔV3＝V3−V2）。スライスレベルをVREF2
よりΔV3だけ高くすることによりコンパレータ111の出
力をコンパレータ113のよりもΔＴ′だけ短く再生でき
る。したがって再生アナログ信号から正確に1.5Tのパル
ス巾を検出することができる。このように制御されるコ
ンパレータ111のスライスレベルにり他の反転間隔のパ
ルス巾も良好に検出できる。
よりΔＴだけ短いときにはサンプルホールド回路108の
出力はV1（V1＜VREF1）となるので差動増幅器109の出力
は負となる。またパルス巾検出回路101で検出されたパ
ルス巾が1.5TよりΔＴ′だけ長いときはサンプルホール
ド回路108の出力はV3（V3＞VREF1）となり、差動増幅器
109の出力は正となる。差動増幅器109の出力は差動増幅
器110に入力され基準レベルVREF2と減算される。VREF2
はレベル比較器113の基準レベルVREF3と等しい値に設定
されている。コンパレータ113によって再生されるパル
ス巾の大小により差動増幅器110の出力は制御される。
すなわち第５図（ａ）に示すようにパルス巾検出回路10
1で検出されたパルス巾が1.5TよりもΔＴだけ短い場
合、コンパレータ111のスライスレベルはVREF2−ΔV1と
なる（ΔV1＝V2−V1）。スライスレベルをVREF2よりΔV
1だけ低くすることにより再生されたデジタル信号のパ
ルス巾をコンパレータ113の出力よりもΔＴだけ広く再
生できる。逆に第５図（ｂ）に示すようにパルス巾検出
回路101で検出されたパルス巾が1.5TよりもΔＴ′だけ
長い場合、コンパレータ111のスライスレベルはVREF2＋
ΔV3となる（ΔV3＝V3−V2）。スライスレベルをVREF2
よりΔV3だけ高くすることによりコンパレータ111の出
力をコンパレータ113のよりもΔＴ′だけ短く再生でき
る。したがって再生アナログ信号から正確に1.5Tのパル
ス巾を検出することができる。このように制御されるコ
ンパレータ111のスライスレベルにり他の反転間隔のパ
ルス巾も良好に検出できる。
以上のように本実施例によれば、パルス巾検出回路101
とその検出されたパルス巾によってコンパレータ111の
スライスレベルを制御する手段を設けることにより、正
確なパルス巾を有するデジタル再生信号を得ることがで
きる。
とその検出されたパルス巾によってコンパレータ111の
スライスレベルを制御する手段を設けることにより、正
確なパルス巾を有するデジタル再生信号を得ることがで
きる。
なお本実施例では２−7RLL符号の1.5Tのパルス巾を検出
し、それによりコンパレータ111のスライスレベルを設
定しているが、このことは本発明を限定するものではな
く他のデジタル変調方式を用いても同様の効果を得るこ
とができる。
し、それによりコンパレータ111のスライスレベルを設
定しているが、このことは本発明を限定するものではな
く他のデジタル変調方式を用いても同様の効果を得るこ
とができる。
発明の効果 以上説明したように、本発明によれば、記録媒体上のデ
ジタル信号のパルス巾を良好に再生でき、その実用的効
果は大きい。
ジタル信号のパルス巾を良好に再生でき、その実用的効
果は大きい。
第１図は本発明の一実施例のデジタル信号再生装置のブ
ロック図、第２図は同実施例の動作説明図、第３図はパ
ルス巾検出回路のブロック図、第４図は第３図のパルス
巾検出回路の動作説明図、第５図は比較レベルとパルス
巾の関連を説明するための波形図、第６図は従来のデジ
タル信号再生装置のブロック図である。 101……パルス巾検出回路、102,107,301……立上り検出
回路、103,302,305……単安定マルチバイブレータ、10
4,112,306……遅延回路、105,304,307……アンド回路、
106……積分回路、107……立下り検出回路、108……サ
ンプルホールド回路、109,110……差動増幅器、111,113
……コンパレータ。
ロック図、第２図は同実施例の動作説明図、第３図はパ
ルス巾検出回路のブロック図、第４図は第３図のパルス
巾検出回路の動作説明図、第５図は比較レベルとパルス
巾の関連を説明するための波形図、第６図は従来のデジ
タル信号再生装置のブロック図である。 101……パルス巾検出回路、102,107,301……立上り検出
回路、103,302,305……単安定マルチバイブレータ、10
4,112,306……遅延回路、105,304,307……アンド回路、
106……積分回路、107……立下り検出回路、108……サ
ンプルホールド回路、109,110……差動増幅器、111,113
……コンパレータ。
Claims (1)
- 【請求項１】情報記録媒体に記録されているデジタル信
号を再生するデジタル信号再生装置であって、前記情報
記録媒体のアナログ再生信号をデジタル信号に変換する
第１のコンパレータと、前記コンパレータにより変換さ
れたデジタル信号の反転時間間隔を検出する検出手段
と、前記検出手段により検出された反転時間間隔を基準
の反転時間間隔と比較する反転時間比較手段と、前記情
報記録媒体からのアナログ再生信号をデジタル信号に変
換する第２のコンパレータと、前記第２のコンパレータ
のスライスレベルを前記反転時間比較手段の比較結果に
基づき前記基準の反転時間間隔と等しくなるよう制御す
る制御手段とを備えたことを特徴とするデジタル信号再
生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11410287A JPH0792983B2 (ja) | 1987-05-11 | 1987-05-11 | デジタル信号再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11410287A JPH0792983B2 (ja) | 1987-05-11 | 1987-05-11 | デジタル信号再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63279470A JPS63279470A (ja) | 1988-11-16 |
| JPH0792983B2 true JPH0792983B2 (ja) | 1995-10-09 |
Family
ID=14629169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11410287A Expired - Fee Related JPH0792983B2 (ja) | 1987-05-11 | 1987-05-11 | デジタル信号再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792983B2 (ja) |
-
1987
- 1987-05-11 JP JP11410287A patent/JPH0792983B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63279470A (ja) | 1988-11-16 |
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