JPS63113982A - デジタル信号検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル信号の磁気記録再生装置に関し、特に
再生信号からデジタル信号を検出するときに用いられる
デジタル信号検出回路に関する。

〔従来の技術〕

ビデオ信号やオーディオ信号を記録再生する装置はここ
数年来信号をデジタル信号にしてから記録するデジタル
記録方式になりつつある。これはデジタル記録の方がア
ナログ記録（ＦＭ変調）方式に比べ大幅に画質あるいは
音質を改善でき、さらに複数回コピーを行っても劣化が
無く、装置自体の信頼性も向上することが出来るからで
ある。

しかしながら、デジタル記録方式はアナログ記録に比べ
より一層の高密度記録を必要とし、記録したデジタル信
号をいかにして忠実に再生するかが最重要な課題となっ
ている。第７図はこのようなビデオ信号やオーディオ信
号をデジタル信号に変換して記録再生を行う装置（デジ
タルＶＴＲ等）の構成図である。

入力ビデオ信号３０はまずＡ／Ｄ変換器３１でデジタル
信号に変換される。このデジタル信号は記録プロセッサ
３２に入力され、ここでデータの並び替えが行われ、さ
らに訂正符号・同期信号等が付加されて変調器３３にお
くられる。変調器３３では元のデジタル信号に対しテー
プ等に記録するのに適したコード（チャンネルコードと
呼ばれている）に変換され、パラレルシリアル変換され
る。この後、信号は記録アンプ３４で電流増幅されてか
ら記録へラド３５によってテープに記録される。一方、
テープに記録された信号は再生ヘッド３６により微小信
号として再生される。ここで得た信号は再生アンプ３７
にて信号処理に適したレベルにまで増幅した後にデジタ
ル信号検出回路３８に送られる。デジタル信号検出回路
３８ではこの信号からデジタルデータ（ここではチャン
ネルコード化されたデジタル信号のこと）を検出できる
ように波形等化した後にクロック抽出およびデジタルデ
ータの検出が行すれる。このデジタルデータとクロック
によって復調器３９の出力にはデジタル信号が得られる
。しかしながら、この信号はテープ走行系によって生じ
たジッタがあるため時間軸補正器４０を通すことにより
ジッタを吸収し入力ビデオ信号あるいはレファレンス信
号に同期した再生デジタル信号にしている。この再生デ
ジタル信号は再生プロセッサ４１にて記録再生過程によ
って生じたデータの誤りが訂正され、また訂正能力を越
える誤りには補正を行い元のデータの並びに再び並び替
えられる。この後、Ｄ／Ａ変換器４２にてアナログの再
生ビデオ信号４３に変換される。このようにしてテープ
に記録された信号を再生することが出来る。一般に、デ
ジタルＶＴＲではチャンネルコードとしてＮＲＺ型のコ
ードが用いられる。これは第８図に示すように同図（Ａ
）の入力信号に対し同図（Ｂ）のように”１″をＩＩ　
Ｈ′ルベルにＩＩ　ＯＩＩをＩＩ　Ｌ　ＩＩレベルに対
応づけさせるようなコードであり、最小磁化反転間隔が
長く検出窓幅が広いため高密度記録に適しているからで
ある。

従来、欠点とされていたセルフクロックの困難性もＰＬ
Ｌ技術の進歩と疑似ランダム信号を加算したスクランブ
ルＮＲＺの使用により問題なくなった。

ＮＲＺ信号の記録再生には通常、積分検出が用いられる
。これは第８図（Ｂ）の信号を記録したときの再生ヘッ
ドには同図（Ｃ）のような波形が得られるため同図（Ｄ
）のように波形を整形した後同図（Ｅ）のように積分し
て、この信号から元のデジタル信号を検出しようとする
ものである。

同図（Ｅ）の信号を２クロック周期ごとにかさねていく
と第６図のようなアイパターンを得ることができる。

さて、このようなデジタル信号を記録再生する磁気記録
再生装置に用いられているデジタル信号検出回路は、例
えば第９図のように、波形等化及び積分後の再生信号１
からクロック３を抽出するクロック抽出回路１１と、サ
ンプリングクロック４により、再生信号１をデジタル信
号２に変換する１ビツトのＡ／Ｄ変換器１７と再生信号
１のクロックに対する位相余裕を十分に取るためクロッ
ク抽出回路１１の出力クロック３に固定的遅延をかける
クロック遅延回路１８からなり、第６図のようなアイパ
ターンの再生信号に対してＡ点でサンプリングするよう
にクロック３０位相を調整することで信号の誤り率を最
小に抑えていた。

〔発明が解決しようとする問題点〕

上述した従来のデジタル信号検出回路は、入力信号のデ
ータレートが可変する場合（例えばビデオ信号をデジタ
ルで磁気記録再生するデジタルＶＴＲにおいて高速再生
やスローモーション再’１行う場合）、入力信号の変化
に対しクロー、りは固定遅延のため入力信号の波形等化
が十分になされているにもかかわらず信号の誤り率の悪
化を生じることがあり、また、クロック抽出回路は一般
にＰＬＬ回路が用いられているが電圧変化や温度変化に
対する補償を十分に施さないと出力クロックの時間的遅
延量変化を誘引し、上記環境変化による信号誤り率の悪
化を招くこともあるという欠点がある。

〔問題点を解決するための手段〕

本発明のデジタル信号検出回路は、入力信号（ヘッドか
ら再生された再生信号）からクロックを抽出するクロッ
ク抽出回路と、入力信号をＮビットのデジタル信号に変
換するＡ／Ｄ変換器と、Ｎビットにデジタル化された信
号を波形等化するデジタル波形等化器と、デジタル波形
等化器の出力を積分するデジタル積分器と、デジタル積
分器の出力を一時蓄積するメモリと、メモリに蓄積され
たデータを処理し、位相コントロール信号を出力する演
算処理回路と、クロック抽出回路より出力されたクロッ
クを、演算処理回路より出力される位相コントロール信
号により位相を可変させて、Ａ／Ｄ変換器に送り出すク
ロック位相コントロール回路とを有し、デジタル積分器
の出力のＭＳＢを出力信号とする。

第６図は波形等化後の再生信号（デジタル信号検出回路
の入力信号）のアイパターンを示した図である。図より
波形等化が十分に行われた信号は位相余裕が最大になる
点（Ａ点）で２値に収束していることがわかる。

本発明は上記点に着目し、入力信号を一旦ＮビットのＡ
／Ｄ変換器でサンプリングし、サンプルデータのバラつ
きを最小にするようにサンプリングクロックの位相を制
御して常に位相余裕を最大にしようとするものである。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。第１図は本発明のデジタル信号検出回路の一実施例の
ブロック図である。

Ａ／Ｄ変換器１３はヘッドから再生された再生信号１を
入カレ、Ｎビットのデジタル信号に変換す−る。この時
、同じく再生信号１から抽出されたクロック４によりサ
ンプリングされる。デジタル波形等化器１９はこのサン
プリングされたＡ／Ｄ出力信号５を波形等化する。デジ
タル波形等化器１９は例えばトランスバーサル型のデジ
タルフィルタにより構成することができる。この例にお
いては各タップの係数は既植で固定または判固定とする
が、デジタル型の自動等化器を用いても良い。デジタル
積分器１８はデジタル波形等化器１９の出力信号を積分
する。これはりカーシブル型のデジタルフィルタで構成
することができる。デジタル積分器１８の出力信号はち
ょうど第６図のアイパターンをクロック周期にサンプリ
ングした値と一致する。今、アナログ信号とデジタル信
号の関係が第４図のようになっていたとすればデジタル
積分器１８の出力のＭＳＢはデジタル検出信号そのもの
となり、これを出力することでデジタル信号の検出がお
こなわれる。一方、先に述べたようにデータに対するサ
ンプリングポイントを第６図のＡ点になるように制御す
るため、デジタル積分器１８の出力は一旦メモリ１４に
蓄えられ、演算処理回路１５にてメモリ１４から順次読
み出されたデータの最小２乗誤差を算出し、以前の値と
比較し第２図のフローチャートに示す処理を行い位相コ
ントロール信号７を出力する。

まず、初期状態として予め初期値を設定しておきクロッ
クの遅延量を位相コントロール信号７に出力する（ステ
ップ２）、すなわち、この状態におけるデータの最小２
乗誤差を計算し一時格納する。この値をいまＥＯとする
６次にクロックの遅延量を少し増しくステップ２２）再
び最小２乗誤差Ｅ１を計算しくステップ２３）、前の値
と比較する（ステップ２４）。もし前の値より小さい値
であればさらにクロックの遅延量を増して前の値と比較
する（ステップ２２〜２４）、もし前の値より大きい値
であれば今度はクロックの遅延量を減少させて（ステッ
プ２５）最小２乗誤差を計算しくステップ２Ｂ）、前の
値と比較する（ステップ２７）。もし前の値よりも小さ
い値であればさらにクロックの遅延量を減少させて再度
最小２乗誤差を計算し前の値と比較する（ステップ２５
〜２７）、もし前の値よりも大きい値であれば再び遅延
量を増し上記過程を繰り返す、必要に応じＶＴＲのモー
ド判定（現在の状態が再生モードになっているか等）を
行い（ステップ２日）、上記試行過程を終了する。

一方、クロック抽出回路１１は再生信号１よリフロック
３を抽出し、このクロック３はクロック位相コントロー
ル回路１２に入力され先に述べた位相コントロール信号
７により最適の位相のクロックが選択されてサンプリン
グクロック４を出力する。そしてこのクロック４でＡ／
Ｄ変換器１３のサンプリングを行うことによりサンプリ
ングにおける位相余裕を十分に保っている。

第３図はクロック位相コントロール回路１２の一例を示
すブロック図である。

このクロック位相コントロール回路１２は、クロック３
を順次、遅延させるオアゲート５１〜５７と、クロック
３、オアゲート５１〜５７の各出力を位相コントロール
信号７により選択し、サンプリングクロック４として出
力するマルチプレクサ５８で構成されている。ここでは
集積化が容易であるように遅延素子として論理ＩＣを用
いているが、ディレーライン等を用いても構成できる。

セレクタを用いたことにより位相コントロール信号７で
簡単にクロックの遅延量をコントロールできる。

一般にデジタルＶＴＲの記録データレートはＩＣＨあた
りＨＭｂ　ｉ　ｔ／　ｓ　〜２００　Ｍｂ　ｉ　ｔ　／
　ｓと高く、全サンプルを演算することはハードウェア
上困難であり、また必要性もない、従って、第５図のよ
うなデータフォマットに対し例えば５ＹＮＣの１６ビツ
トのみ演算するためにメモリに書込み、低速で読出し演
算を行えば汎用シグナルプロセッサ１個で演算処理回路
１５を構成することが出来る。

〔発明の効果〕

以上説明したように本発明は、入力信号のサンプリング
点をコントロールし常に位相余裕が最大となるようにす
ることにより、デジタルＶＴＲの高速再生モードやスロ
ーモーション再生モードにおいて良好な信号誤り率を得
ることが出来ると共に、温度変化等において安定動作を
保障できる効果がある。

【図面の簡単な説明】

第１図は本発明のデジタル信号検出回路の一実施例のブ
ロック図、第２図は演算処理回路１５の処理を示すフロ
ーチャート、第３図はクロック位相コントロール回路１
２の例を示すブロック図、第４図はＡ／Ｄ変換器１３に
おけるアナログ信号とデジタル信号の関係を示す図、第
５図はデジタルＶＴＲのデータフォーマットを示す図、
第６図は入力信号のアイパターンを示す図、第７図はデ
ジタルＶＴＲの基本構成を示す図、第８図はＮＲＺ信号
と記録再生における各波形を示す図、第９図はデジタル
信号検出回路の従来例のブロック図である。 １・・・　再生信号、２・・・デジタル検出信号、３・
・・　クロック、４・・・サンプリングクロック、５・
・・　Ａ／Ｄ出力信号、 ６・・・　メモリ出力信号、 ？・・・　位相コントロール信号 １１・・・　クロック抽出回路、 １２・・・　クロック位相コントロール回路、１３・−
Ａ／Ｄ変換器、　１４・・・　メモリ、１５・・・演算
処理回路、１８・・・　デジタル積分器。 １９・・・　デジタル波形等化器、 ５１〜５７・・・　オアゲート、 ５日・・・　マルチプレクサ。 特許出願人　　日本電気株式会社 第２図 第４図 （）内はビット数 第５図 第６１］Ｉ （Ａ）　　　　　０１１０１０１１１００１００００１
００１０１１１第８図

Claims (1)

1. 【特許請求の範囲】 デジタル信号磁気記録再生装置などの再生信号からデジ
   タル信号を検出するデジタル信号検出回路であって、 ヘッドから再生された再生信号を入力信号とし、 入力信号からクロックを抽出するクロック抽出回路と、 入力信号をＮビットのデジタル信号に変換するＡ／Ｄ変
   換器と、 Ｎビットにデジタル化された信号を波形等化するデジタ
   ル波形等化器と、 デジタル波形等化器の出力信号を積分するデジタル積分
   器と、 デジタル積分器の出力信号を一時蓄積するメモリと、 メモリに蓄積されたデータを処理し、位相コントロール
   信号を出力する演算処理回路と、 クロック抽出回路より出力されたクロックを、演算処理
   回路より出力された位相コントロール信号により位相を
   可変させて、Ａ／Ｄ変換器に送り出すクロック位相コン
   トロール回路とを有し、前記デジタル積分器出力のＭＳ
   Ｂを出力信号とするデジタル信号検出回路。