JPH0793008B2 - 高速低電力遅延クロック発生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関しさらに
詳しくは、ＶＬＳＩメモリ装置内で使用される形式のク
ロック発生回路に関する。

【０００２】

【従来の技術】ダイナミック読出し／書込み型半導体メ
モリ装置は、多数の内部的に発生されたクロックを使用
して記憶セルアレイ内のデータの読出し又は書込みを行
う一連のイベントを制御している。チップイネイブルや
行列アドレスストローブ

【外１】 のような外部クロックは種々の異なる遅延時間を持つ一
連の多数の内部クロックを開始させる為に使用される。
これらの内部クロックは、Ｖｄｄ−Ｖｔよりむしろフル
のＶｄｄ供給電圧まで達する必要がありやや大きな容量
の負荷回路を駆動しなくてはならない。当然のことなが
ら、処理速度及び電力に関する後退が第１の重大な問題
である。

【０００３】ＶＬＳＩ内で使用される２５６Ｋビットを
含むダイナミックＭＯＳメモリや１メガビットの装置
は、上記のような操作上の要求の他にトランジスタのサ
イズをスケーリングする即ち、ゲート酸化物の厚さも含
めトランジスタの各々の部分の物理的サイズを低減する
必要がある。ゲート酸化物の厚さが２００Åで＋５Ｖの
供給電圧を使うとゲート酸化物を横切る電界が絶縁破壊
による降伏を生じさせる。特に、上記のようなクロック
発生回路で必要とされるブートされたノードではこのよ
うなブートされたノードに接続されるトランジスタのゲ
ート酸化物にわたって過剰電界ができるという困難にさ
らされる。

【０００４】以上のように従来のクロック発生回路は適
当にゼロレベルを維持するのが困難でかつこれによって
処理速度や電力消費に問題があっただけでなく、これを
構成に含む電界効果トランジスタ等の装置内の絶縁層に
電界を作るという欠点も有していた。

【０００５】本発明のクロック発生回路を使用可能な形
式のダイナミックＲＡＭ装置は、マクアレクサンダーホ
ワイト及びラオに発行された米国特許第４，２３９，９
９３号及びホワイトマクアダムス及びレッドウィンに発
行された米国特許第４，０８１，７０１号に開示され、
従来のクロック発生回路は、ナガイホン等に発行された
米国特許第４，２３９，９９１号及びホン、リース及び
レッドウィンに発行された米国特許第４，２３９，９９
０号に説明されている。これらは全てテキサスインスツ
ルメンツに譲渡されている。

【０００６】

【発明の目的と要約】本発明の目的は高レベルにブート
されたノードを含むクロック発生回路を有する電界効果
トランジスタやその他の同様の装置のゲート酸化物の為
に改良された電圧超過に対する保護機能を提供すること
である。

【０００７】上記目的を達成するため本発明によりクロ
ック発生回路は、出力トランジスタと、入力トランジス
タと、減結合トランジスタと、放電トランジスタおよび
保護トランジスタを含む放電回路とを有し、前記トラン
ジスタの各々はソース−ドレインパスとゲートとを持
ち、前記入力トランジスタはそのソース−ドレインパス
が供給電圧と入力ノードとの間に接続され、そのゲート
は入力クロック電圧を受けるように接続されていて、前
記減結合トランジスタはそのソース−ドレインパスが前
記入力ノードと前記出力トランジスタのゲートとの間に
直列に接続されそのゲートは前記供給電圧に接続されて
いて、前記出力トランジスタはそのソース−ドレインパ
スが前記供給電圧と出力ノードとの間に接続されてい
て、前記クロック発生回路は更に入力クロック電圧の状
態変化の後前記出力トランジスタのゲートを前記供給電
圧より高いレベルの電圧にブートする手段を有し、前記
ブート手段は前記減結合トランジスタと共に前記出力ト
ランジスタのゲートに直接結合されており、前記出力ト
ランジスタのゲートを該出力トランジスタのゲートがブ
ートされた後に起こる放電クロック電圧の状態変化に従
って放電するため、前記放電回路は前記出力トランジス
タのゲートと基準電位との間に接続されていて、前記放
電トランジスタのゲートは前記放電クロック電圧を受
け、前記保護トランジスタのゲートは前記供給電圧に接
続されていることを特徴とする高レベルのクロック電圧
を発生するクロック発生回路である。

【０００８】本発明の実施例に従うと、ダイナミックＲ
ＡＭやそれと同様の装置の為のクロック発生回路におい
て、出力トランジスタに高レベルゲート電圧を提供する
為にあるノードを供給電圧以上の値にブートする必要が
ある。ブートされたノードに接続されるトランジスタの
ゲート酸化物で電圧が超過するのを防ぐため、直列に接
続するトランジスタが加えられ、このゲートには供給電
圧が与えられるのでどのトランジスタのゲート酸化物に
おいてもフルのブートされた電圧が存在することはなく
なる。

【０００９】

【実施例】図１を参照すると、ＶＬＳＩ型半導体メモリ
装置で使用される形式のクロック発生回路が図示されて
いる。典型的には、このメモリ装置は、テキサス・イン
スツルメンツに譲渡されているマクアレクサンダー、ホ
ワイトおよびラオに発行された米国特許第４，２３９，
９９３号に一般的に示されるワントランジスタ型セルを
使用する２５６Ｋビットダイナミック読出し／書込みメ
モリである。このような特許に示されているメモリ装置
内ではチップ上で多数の高レベルクロックが発生される
必要がある。クロック電圧は、供給Ｖｄｄであるかまた
は、それに非常に近い電圧レベルでだいたい５０から１
００ｐｆｄの容量を駆動しなければならず、タイミング
は数ナノ秒である。

【００１０】図１の回路は、図２に示す入力クロックφ
１に応答して遅延出力クロックφ３を発生する機能を行
う。プリチャージクロック

【外２】 は、アクティブサイクルが開始する前に適当な条件を設
定する為に使用される。出力φ３は、タイムΔＴだけφ
１の開始部から遅れたリーディングエッジ（先頭の端
部）を有し、クロックφ２によって最後が決められたト
レイリングエッジ（最後尾端部）を有している。

【００１１】２組の入力トランジスタ１０及び１１のゲ
ートは、φ１及び

【外３】 に接続されノード１２及び１３に入力を与えている。こ
れらのノードは

【外４】 によってＶｓｓに保たれφ１が高レベルになる時にＶｄ
ｄ−Ｖｔになる。ノード１２及び１３に於る入力電圧
は、出力トランジスタ１６及びプルダウントランジスタ
１７のゲート１４及び１５を制御する為の電圧を作りだ
す為に使用される。トランジスタ１７は、プレチャージ
クロック

【外５】 が高レベルにある期間中出力ノード１８をＶｓｓに引き
さげておきφ１のリーディングエッジの後の遅延期間の
後でトランジスタ１６が出力ノード１８をＶｄｄまで引
き上げる。トランジスタ１６のゲート１４は、ブートさ
れたノード１９であってこのゲートはトランジスタ２０
のゲートにも接続されている。減結合トランジスタ２１
は、入力ノード１２をノード１９接続する。このトラン
ジスタ２１のゲートは、遅延クロックノード２２に接続
され、このノードはトランジスタ１７のゲートも制御し
ている。ノード１９は、トランジスタ２３のゲートに与
えられるφ２クロックによってプレディスチャージさ
れ、φ２が再び高レベルになる時に出力φ３は、終了し
ノード１９はトランジスタ２３を介し放電される。ノー
ド２２は、

【外６】 が高レベルにある時にトランジスタ２４を介しＶｄｄ−
Ｖｔまでプレチャージされるので、φ１が高レベルにな
る時トランジスタ２１が導通しノード１２上の電荷をノ
ード１９に通すようになる。トランジスタ２５も

【外７】 の期間ノード２６をプレチャージするが、ノード２２及
２６はノード１３が

【外８】 によって引き下げられない限り放電されることはない。
φ１が高レベルになったとき、トランジスタ２８及び２
９のゲートを充電する為に必要な短い期間の遅延（何ナ
ノ秒かの間）の後でノード１３は高レベルになる。トラ
ンジスタ２８が導通し始めるとノード２６は、電圧が下
がり始め、このネガティブゴーイング（負の方向に変化
する）のスパイクは、容量素子２７によってノード１３
に接続されトランジスタ２８がノード２６を放電させて
しまうまでトランジスタ２９に影響しないようにしてい
る。トランジスタ２８及び２９が両方とも導通している
時、ノード２２が放電しゲート１５を低レベルに引き下
げトランジスタ２１を遮断し、ノード１９と入力とを減
結合する。トランジスタ２０と直列に接続するトランジ
スタ３０もノード２２が放電されることによってオフに
なる。これによってトランジスタ２０のゲートは入力ク
ロック電圧φ１によって高レベルになるのでノード３１
も高レベルになる。ノード３１上に接続するポジティブ
ゴーイングの（正に向かって変化する）電圧はノード１
９に接続され、このノードを図２に示すようにＶｄｄよ
り高い電圧まで引き上げる。故に出力ノード１８及び出
力クロックφ３はＶｄｄレベルいっぱいまで上がる。φ
２が高レベルになると、ノード１９はトランジスタ２３
及びトランジスタ３３やプルダウン装置１７を通し放電
されφ３を終了させる。

【００１２】図１の回路の好ましくない特徴の１つは、
遅延期間ΔＴの開始時において出力φ３が電圧の変移を
示すことである。このような変移は「前面ポーチ」と呼
ばれ、次にくる回路が特に電圧に影響されるものである
場合には好ましくない操作条件を与えてしまう。電圧の
上昇は、トランジスタ１６のゲート電圧が高レベルにな
るのでトランジスタ１６が導通することによってひきお
こされトランジスタ１７で意図しない電力の無駄をおこ
すだけでなく出力の電圧効果をおこしてしまう。

【００１３】図３を次に参照すると、参考例のクロック
発生回路が図示されている。この回路では、φ１が高レ
ベルになることによってノード１２から与えられる電荷
がノード３８上に蓄積され、次にトランジスタ３９を介
し必要とされる時に駆動ノード１９に転送される。転送
トランジスタ３９のゲートは、φ１によって駆動される
トランジスタ４１を介しＶｄｄに接続されるノード４０
に接続される。ノード４０はトランジスタ４２を介し接
地にも接続している。トランジスタ４２のゲートはノー
ド２６に接続される。容量素子４３は駆動ノード１９が
高レベルになり始める時にノード４０の電圧をブート機
能をする。ブーティング容量素子３２は、図１において
はノード１９に接続されていたがその代わりにノード３
８に接続される。

【００１４】図３の回路において、

【外９】 が高レベルになった時にノード２２はプレチャージされ
たので入力クロックφ１が高レベルになったときノード
３８は減結合トランジスタ２１を介し充電される。ノー
ド３８が充電されると、容量素子３２も充電される。ノ
ード２６は、トランジスタ２５によってＶｄｄ−Ｖｔま
でプレチャージされているのでノード４０はトランジス
タ４２を介し接地電位に保たれる。遅延回路によって遅
延された後で、このノード２６は低レベルになり、φ１
が高レベルになるのでまずノード４０及び容量素子４３
はトランジスタ４１を介しＶｄｄ−Ｖｔまで充電される
ようになる。ノード２２は、トランジスタ２９における
遅延Δｔに等しい非常に期間の遅延の後ノード２６の状
態を追随する。ノード４０がＶｄｄ−Ｖｔになるのでノ
ード３８からの電荷はトランジスタ３９を通って駆動ノ
ード１９に送られる。同時にトランジスタ１７及び３０
はオフとなりノード３１、１８では、電圧が上昇する。
ノード３１の電圧が上がると、ノード３８は容量素子３
２を通しＶｄｄより高い電位までブートされる。この電
荷は、トランジスタ３９を介しノード１９上に転送され
る。ノード３１及び１９における電圧が上昇するとノー
ド４０は容量素子４３を介しブートされ、これによって
トランジスタ３９の導電性は向上し、これによってノー
ド３８と１９の電圧は等しくなる。

【００１５】この操作で無駄となる電荷は、トランジス
タ４１を通る電流のみであり、この電流は、トランジス
タ３９のゲート及び容量素子４３のみを駆動しているの
で非常にわずかである。もはや抵抗分割装置に操作もな
いので出力波形における「前面ポーチ」の発生も完全に
防ぐことができる。これによって従来技術の回路では、
適当なゼロレベルを維持する為には最初と最後の装置の
間をある比率に保たなくてはならなかったが本参考例で
はトランジスタ１７及び３０の装置のサイズは、最初の
装置１６、２０のサイズを気にしなくてもよい。

【００１６】図５Ａを参照すると、トランジスタ４５を
ノード１３に接続し、このトランジスタのゲートにクロ
ック

【外１０】 を接続することによって他のクロックとの連動回路が提
供される。残る全ての回路は、図３とまったく同様であ
る。この様にして、図５Ｂに示すように、

【外１１】 が低レベルになった後で１タイミングの遅延でノード２
２は、引き下げられ、もう１つの連動制御を提供するこ
とができる。クロック

【外１２】 は、φ１の後であり実質上

【外１３】 の前に発生する。

【００１７】本参考例の回路の第２の利点はただ１つの
形式のトランジスタのみが必要とされることである。即
ち、製造工程に何回かの注入を必要とする「中性」型エ
ンハンスメント型及びデプレッション型のようないくつ
かの異なる閾値を持つトランジスタの代わりに図３、図
４の回路は、＋５Ｖの供給電圧に対し約＋０．８Ｖの閾
値を持つ標準のエンハンスメント型トランジスタのみを
使用している。これによって製造工程がかかるコストを
低減させることができる。

【００１８】与えられた値の負荷容量素子を駆動させる
為には、本発明のクロック回路は従来の回路と比較し５
０％低減した電力を要すれば充分であることもわかって
いる。

【００１９】図６を参照するとＶＬＳＩ型半導体メモリ
装置に使用される形式の本発明の実施例のクロック発生
回路が図示されている。典型的にこの装置は一般的に上
記の米国特許第４，２３９，９９３号に示されるワント
ランジスタセルを用いる２５６Ｋビットダイナミック読
出し／書込みメモリである。上記の参考例と同様にチッ
プ上では、多数の高レベルクロックが発生されなくては
ならない。クロック電圧は供給Ｖｄｄである又はそれに
近い電圧レベルで約５０から１００ｐｆｄの容量素子を
駆動しなければならない。タイミング遅延時間は好まし
くは、ほぼ数ナノ秒である。上記米国特許第４，２３
９，９９０号及び第４，２３９，９９１号は、米国特許
第４，２３９，９９３号のメモリ装置で使用されるクロ
ック発生回路の一般的形式を示している。

【００２０】図６において、基本の低レベルクロックφ
は、これに対応するプレチャージクロック

【外１４】 と共に、一対のトランジスタ１０及び１１から成る２つ
のプッシュプル入力段を駆動する。これらのクロック電
圧は、図７に示される。一般にクロック

【外１５】 はプレチャージサイクルクロックであるのに対し、クロ
ックφは

【外１６】 又はチップ選択のような装置に対する入力の１つから得
たアクティブサイクルクロックの１つである。入力段１
０及び１１から与えられる出力ノード１２及び１３にお
ける電圧は２つの大規模プッシュプル出力トランジスタ
１６及び１７のゲート１４及び１５を制御する回路を駆
動する為に使用されノード１８上に高レベル出力を発生
している。φクロックがゲート１５を高レベルにする
と、ノード１８はトランジスタ１７が導通することによ
ってＶｓｓレベルに下がる。ノード１２及び１３も

【外１７】 によって低レベルに保たれる。図７のタイミング図で示
す通りφが高レベルになると、トランジスタ２０のゲー
トのノードでもあるゲート１４は、減結合トランジスタ
２１を通しＶｄｄ−Ｖｔまで充電される。このトランジ
スタのゲートがＶｄｄであることによってノード１９
は、充電されるが入力とは絶縁されるようになる。次に
ノード２２（ゲート１５も）が放電されトランジスタ１
６のゲート１４にはノード１８に適当な高レベル出力を
与える為に充分な駆動電圧を提供しているときノード１
９はＶｄｄ以上にブートされる。図７で示すようにクロ
ック

【外１８】 が高レベルになる時トランジスタ２３及びゲートにＶｄ
ｄを有する直列して接続するトランジスタ２４によって
ノード１９は放電される。ノード１９がＶｄｄより高い
レベルにある時間の間、トランジスタ２３のゲート酸化
物は絶縁破壊によって欠陥をおこしやすい電圧の超過か
ら保護されなくてはならないから回路のこの部分は本実
施例の重要な部分である。これは、ＶＬＳＩ装置に合わ
せてスケーリングされる時に要求されるような絶縁酸化
物が約２００Åであり非常に薄い場合には特に重大であ
る。この部分が公称の供給電圧及び温度より高いもので
操作される時にはゲート酸化物にかかる圧力は増大し、
これによって信頼性や性能が落ちてしまう。トランジス
タ２３のゲート酸化物に電界ができることによる影響を
減らす為に、トランジスタ２３と直列に接続する装置２
４はノード１９上の電圧の一部を降下させるので、電界
は図７で示すようにノード１９より低い電圧で接地電位
になる。放電する際の通り道となるノードは１つとして
そのノード通るＶｄｄより高い電圧を持つことはなくな
る。即ち、ノード２５における電圧は、Ｖｄｄ−Ｖｔよ
り高くなることはなく、ノード１９とノード２５の間の
電圧もＶｄｄ−Ｖｔより高くなることはない。

【００２１】図６のノード２２は

【外１９】 が高い時にトランジスタ２６によってＶｄｄ−Ｖｔまで
プリチャージされるのでノード２７も同様にプレチャー
ジされる。

【外２０】 の間ノード１３は、低電位に維持され、トランジスタ２
８、２９はオフである為

【外２１】 が接地電位になる時これらのノードは高レベルのまま留
まる。次にφが高電位になる時、ノード１３は高電位と
なり、米国特許第４，２３９，９９０号で説明される通
り所定の遅延期間の後でノード２２はトランジスタ２８
及び２９を通し放電される。これによってトランジスタ
３０はオフになり、ノード１９の電圧がトランジスタ２
１を通しφによって駆動される為トランジスタ２０がオ
ンになるのでノード３１は、Ｖｄｄに達するようにな
る。ノード３１がＶｄｄになると、ノード１９は容量素
子３２によってＶｄｄより高くなるまでブートされる。

【００２２】トランジスタ３３がそのゲートに

【外２２】 のクロックを受けると、このトランジスタによってノー
ド１８の出力パルスは終了される。この同じクロック

【外２３】 は、上記で説明した通りブートされたノード１９を放電
させる。

【００２３】本発明の他の実施例が図８に示されてい
る。この中でトランジスタ１６及び１７の前の全ての回
路は、図６と同様である。つけ加えられているのは、容
量素子３５によるブーティング電圧入力である。これを
追加することによってクロック

【外２４】 は、ノード１８上の出力電圧をＶｄｄより高いレベルま
でブートする為に働く。この形式のブートされたクロッ
クは上記特許第４，２３９，９９３号に説明されるｘ−
アドレス電圧の為に使用される。クロック

【外２５】 はノード１８上の出力電圧をただ単にわずかに遅延させ
たものであり、その出力電圧から得たものである。この
遅延は、図７に示すノード１８上の出力電圧の振幅より
はるかに短い。トランジスタ１７のゲート酸化物に過度
の圧力が加わるのを防ぐため、直列するトランジスタ３
６のゲートはＶｄｄにする。トランジスタ１７のゲート
酸化物に現われる純粋な電界は、故にＶｄｄ−Ｖｔ以下
である。トランジスタ３６及び１７はもし必要ならば容
量素子３２をプレディスチャージしながら適当なゼロレ
ベルを発生することができる為に充分なサイズである。

【００２４】以上のような構成にすることによって電力
の無駄や操作処理速度の低下を最小にし、且つゼロレベ
ルを維持でき他の回路に適当な条件を設定することので
きるクロック発振回路を提供することができる。さら
に、これを電界効果トランジスタ及びこれと同様の装置
で構成する場合におこる絶縁酸化物での電界の形成によ
って生まれる欠陥をなくす為にもこの構成は有利であ
る。これらの本発明によって得られる利益は、ＶＬＳＩ
装置で使用されるクロック発生回路に不可欠なものと確
信する。

【００２５】本発明は説明した実施例に関し記述してき
たがこの説明は思想の限定を意図するものではない。説
明した実施例の種々の変形、本発明の他の実施例も、こ
の説明から明らかになると思う。故に添付特許請求の範
囲は、本発明の真の主旨の中に含まれるあらゆる改変や
実施例もカバーするものと確信する。

【００２６】以上の説明に関連して更に以下の項を開示
する。

【００２７】（１）各々がソース／ドレインの電気的パ
スとゲートとを有する入力トランジスタ、転送トランジ
スタ、接地トランジスタ、制御トランジスタ、駆動トラ
ンジスタ及びホールドダウントランジスタと、入力ノー
ドとホールディングノードとの間に接続される入力トラ
ンジスタのソース−ドレインの電気的パス及び上記クロ
ック入力電圧を与える前に入力トランジスタのゲートを
プレチャージする手段とホールディングノードと駆動ノ
ードとの間に接続される転送トランジスタのソース−ド
レインの電気的パス及び制御ノードに接続される転送ト
ランジスタのゲートと制御ノードを供給電圧に接続する
制御トランジスタのソース−ドレインの電気的パス及び
クロック入力電圧を受けとる為に接続される制御トラン
ジスタのゲートと制御ノードを接地に接続する接地トラ
ンジスタのソース−ドレインの電気的パス及びクロック
電圧が与えられる前にプレチャージされる接地トランジ
スタのゲートと出力ノードを供給電圧に接続する駆動ト
ランジスタのソース−ドレインの電気的パス及び駆動ノ
ードに接続される駆動トランジスタのゲートと出力ノー
ドを接地に接続するソース−ドレインの電気的パスと上
記クロック入力電圧が与えられる前にプレチャージされ
るホールドダウントランジスタのゲートと遅延期間の後
でホールドダウントランジスタと接地トランジスタのゲ
ートの電圧を引き下げる為に接地される遅延手段とを有
する入力ノードに入力クロック電圧が与えられてから遅
延期間の後出力ノードに高レベル出力クロック電圧を提
供するクロック発生回路。

【００２８】（２）上記回路が出力ノードの電圧が上昇
する時にボールディングノードの電圧をブートする為に
出力ノードをホールディングノードに接続する容量手段
を有する第１項の回路。

【００２９】（３）上記回路が駆動ノードの電圧が上昇
する時に制御ノードの電圧をブートさせる駆動ノードを
制御ノードに接続する容量手段を有する第１項の回路。

【００３０】（４）上記回路において、遅延手段がホー
ルドダウントランジスタのゲートの電圧を引き下げるわ
ずか前に接地トランジスタのゲートの電圧を引き下げる
機能を行う第１項の回路。

【００３１】（５）上記回路において遅延手段は上記遅
延の後で入力トランジスタのゲートの電圧を引き下げる
為にも接続される第１項の回路。

【００３２】（６）上記回路において全ての上記トラン
ジスタが単一の集積回路上に形成された同じ閾値電圧を
持つ絶縁ゲート電界効果トランジスタである第１項の回
路。

【００３３】（７）各々のトランジスタがソース−ドレ
インの電気的パス及びゲートを持つ入力トランジスタ、
転送トランジスタ、接地トランジスタ、制御トランジス
タ、駆動トランジスタ及びホールドダウントランジスタ
とを有し入力ノードとホールディングノードの間に接続
されるソース−ドレインの電気的パスとクロック入力電
圧が与えられる前に入力トランジスタのゲートをプレチ
ャージする手段とを有する入力トランジスタとホールデ
ィングノードと駆動ノードとの間に接続されるソース−
ドレインの電気的パス及び制御ノードに接続されるゲー
トとを有する転送トランジスタと制御ノードを供給電圧
に接続するソース−ドレインの電気的パスとクロック入
力電圧を受けとる為に接続されるゲートとを有する制御
トランジスタと制御ノードを接地に接続するソース−ド
レインの電気的パスとクロック入力電圧が与えられる前
にプレチャージされるゲートとを有する接地トランジス
タと出力ノードを供給電圧に接続するソース−ドレイン
の電気的パスと駆動ノードに接続される駆動トランジス
タとを有する駆動トランジスタと出力ノードを接地に接
続するソース−ドレインの電気的パスと上記クロック入
力電圧が与えられる前にプレチャージされるゲートとを
有するホールドダウントランジスタとクロック入力電圧
の発生の後の遅延期間の後、ホールドダウントランジス
タと接地トランジスタのゲートの電圧を引き下げる為に
接続される遅延手段とを有するダイナミック読出し／書
込み半導体メモリ装置又はこれと同様の装置に於る入力
ノードに入力クロック電圧を与えた後の遅延期間の後、
出力ノードに高レベル出力クロック電圧を提供するクロ
ック発生回路。

【００３４】（８）上記回路が出力ノードをホールディ
ングノードに接続し出力ノードの電圧が上昇する時にホ
ールディングノードの電圧をブートさせる容量手段を有
する第７項の回路。

【００３５】（９）上記回路が駆動ノードを制御ノード
に接続し、駆動ノードの電圧が上昇する時に制御ノード
の電圧をブートさせる容量手段を有する第７項の回路。

【００３６】（１０）上記回路において遅延手段がホー
ルドダウントランジスタのゲートの電圧を引き下げるわ
ずか前に接地トランジスタのゲートを引き下げる機能を
行う第７項の回路。

【００３７】（１１）上記回路において、遅延手段が上
記遅延期間の後入力トランジスタのゲートの電圧を引き
下げる為にも接続される第７項の回路。

【００３８】（１２）上記回路において全ての上記トラ
ンジスタが単一の集積回路に形成される同じ閾値電圧を
持つ絶縁ゲート電界効果トランジスタである第７項の回
路。

【００３９】（１３）出力トランジスタ、入力トランジ
スタ、減結合トランジスタ及び一対の放電トランジスタ
であって各々がソース−ドレインの電気的パス及びゲー
トを有する上記トランジスタ 入力トランジスタのゲートに接続されるクロック入力電
圧と電圧供給と入力ノードとの間に接続される入力トラ
ンジスタのソース−ドレインの電気的パスと上記入力ノ
ードと出力トランジスタの間に直列に減結合トランジス
タのソース−ドレインの電気的パスを接続する手段と上
記電圧供給に接続される減結合トランジスタのゲートと
上記電圧供給と出力ノードとの間に接続される出力トラ
ンジスタのソース−ドレインの電気的パスと上記クロッ
ク電圧入力に応答する遅延期間の後で上記供給電力より
高い電圧レベルに出力トランジスタの上記ゲートをブー
トする手段と出力トランジスタの上記ゲートと参照電位
との間に接続される一対の放電トランジスタの直列に接
続するソース−ドレインの電気的パスと放電クロック電
圧を持つ上記参照電位付近の１方の放電トランジスタの
ゲートと上記供給電圧を持つ他方の放電トランジスタと
を有し上記放電クロック電圧は出力トランジスタの上記
電圧が上昇された後で発生する出力トランジスタの上記
ゲートを放電する手段とを有する高レベルクロック電圧
を発生するクロック発生回路。

【００４０】（１４）上記回路において上記トランジス
タが集積半導体装置内に形成される絶縁ゲート電界効果
トランジスタである第１３項の回路。

【００４１】（１５）上記回路において、上記ブートす
る手段が各々がソース−ドレインの電気的パス及びゲー
トを有する第１及び第２のトランジスタであって、上記
ソース−ドレインの電気的パスは、上記供給電圧及び参
照電位の間に直列に接続され、上記第１のトランジスタ
のゲートは出力トランジスタのゲートに接続され、第２
のトランジスタのゲートは上記入力クロックが高レベル
になった後でオフになるように接続される上記第１及び
第２のトランジスタと第１及び第２のトランジスタの上
記ソース−ドレインの電気的パスの間のノードを出力ト
ランジスタの上記ゲートに接続する容量手段とを有する
第１４項の回路。

【００４２】（１６）上記回路が第３のトランジスタを
有し、上記回路において上記第２のトランジスタの上記
ゲートが第３のトランジスタのゲートに接続され、第３
のトランジスタのソース−ドレインの電気的パスは、上
記出力ノードと参照電位の間に接続される第１５項の回
路。

【００４３】（１７）出力トランジスタ及び一対の放電
トランジスタであって各々がソース−ドレインの電気的
パス及びゲートを有する上記トランジスタと上記入力ノ
ードを出力トランジスタのゲートに接続する接続手段と
上記電圧供給及び上記出力ノードとの間に接続される出
力トランジスタのソース−ドレインの電気的パスとクロ
ック入力に応答する遅延期間の後、上記供給電圧より高
い電圧レベルに出力トランジスタの上記ゲートの電圧を
ブートする手段と出力トランジスタと参照電位との間に
接続される上記一対の放電トランジスタの直列に接続さ
れるソース−ドレインの電気的パスと放電クロック電圧
を持つ上記参照電位付近に接続される放電トランジスタ
のゲートと上記供給電圧を持つ他方の放電トランジスタ
のゲートとを有し上記放電クロック電圧は、出力トラン
ジスタの上記ゲートが昇圧された後に発生する出力トラ
ンジスタの上記ゲートを放電する手段とを有する入力ノ
ードに与えられる入力クロックに応答して出力ノードに
高レベルクロック電圧を発生するクロック発生回路。

【００４４】（１８）上記回路において、上記トランジ
スタが集積半導体装置に形成された絶縁ゲート電界効果
トランジスタである第１７項の回路。

【００４５】（１９）上記回路において、上記ブートす
る手段が、各々がソース−ドレインの電気的パスとゲー
トを持つ第１及び第２のトランジスタであってソース−
ドレインの電気的なパスは上記供給電圧と参照電位との
間に直列して接続され、第１のトランジスタのゲートは
出力トランジスタのゲートに接続され、第２のトランジ
スタのゲートは上記入力クロックが高いレベルになった
後でオフになるように接続される上記第１及び第２のト
ランジスタと上記第１及び第２のトランジスタの上記ソ
ース−ドレインパスの間のノードを出力トランジスタの
上記ゲートに接続する第１８項の回路。

【００４６】（２０）上記回路が第３のトランジスタを
有し上記回路において第２のトランジスタの上記ゲート
が第３のトランジスタのゲートに接続され、第３のトラ
ンジスタのソース−ドレインの電気的パスが上記出力ノ
ードと参照電位との間に接続される第１９項の回路。

【００４７】（２１）昇圧ノードと放電トランジスタの
ソース−ドレインの電気的パスとの間に直列して接続さ
れる第２のトランジスタであって上記供給電圧に接続さ
れるゲートを持つ第２のトランジスタを有する放電トラ
ンジスタのゲートからソース−ドレインへの電気的パス
に供給電圧より高い電圧レベルを与えずに放電トランジ
スタによって昇圧ノードを放電する回路。

【図面の簡単な説明】

【図１】従来技術に従ったクロック発生回路の電気回路
図である。

【図２】図１の回路の種々のノードに現われる電圧を時
間に関連して示した電圧を示すタイミング図である。

【図３】参考例のクロック発生回路の電気的回路図であ
る。

【図４】図３の回路の種々のノードに現われる電圧を時
間に関連して示した電圧を示すタイミング図である。

【図５】Ａ 図３の回路の他の参考例の回路図である。 Ｂ 図５Ａの回路を適用した図３の回路の幾つかの信号
の電圧と時間の関係を示すタイミング図である。

【図６】本発明の実施例に従ったクロック発生回路の電
気的回路である。

【図７】図６の回路の種々のノードに対する電圧を時間
に関連して示すタイミング図である。

【図８】本発明の他の実施例に従った図６と同様の回路
図である。

【符号の説明】

１０、１１ 入力トランジスタ １６ 出力トランジスタ １７ プルダウントランジスタ ２７、３２、４３ 容量素子 ３９ 転送トランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 高レベルのクロック電圧を発生するクロ
   ック発生回路であって、該クロック発生回路は、 出力トランジスタと、入力トランジスタと、減結合トラ
   ンジスタと、放電トランジスタおよび保護トランジスタ
   を含む放電回路とを有し、前記トランジスタの各々はソ
   ース−ドレインパスとゲートとを持ち、 前記入力トランジスタはそのソース−ドレインパスが供
   給電圧と入力ノードとの間に接続され、そのゲートは入
   力クロック電圧を受けるように接続されていて、 前記減結合トランジスタはそのソース−ドレインパスが
   前記入力ノードと前記出力トランジスタのゲートとの間
   に直列に接続され、そのゲートは前記供給電圧に接続さ
   れていて、 前記出力トランジスタはそのソース−ドレインパスが前
   記供給電圧と出力ノードとの間に接続されていて、 前記クロック発生回路は更に入力クロック電圧の状態変
   化の後前記出力トランジスタのゲートを前記供給電圧よ
   り高いレベルの電圧にブートする手段を有し、前記ブー
   ト手段は前記減結合トランジスタと共に前記出力トラン
   ジスタのゲートに直接結合されており、 前記出力トランジスタのゲートを該出力トランジスタの
   ゲートがブートされた後に起こる放電クロック電圧の状
   態変化に従って放電するため、前記放電回路は前記出力
   トランジスタのゲートと基準電位との間に接続されてい
   て、前記放電トランジスタのゲートは前記放電クロック
   電圧を受け、前記保護トランジスタのゲートは前記供給
   電圧に接続されていることを特徴とするクロック発生回
   路。