JPH0793327B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0793327B2 JPH0793327B2 JP62319571A JP31957187A JPH0793327B2 JP H0793327 B2 JPH0793327 B2 JP H0793327B2 JP 62319571 A JP62319571 A JP 62319571A JP 31957187 A JP31957187 A JP 31957187A JP H0793327 B2 JPH0793327 B2 JP H0793327B2
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- semiconductor element
- gold
- alloy
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Die Bonding (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に関し、特に半導体素子のマウン
ト部の構造を改良した半導体装置に関するものである。
ト部の構造を改良した半導体装置に関するものである。
［従来の技術］ 第２図は例えば、特開昭61−29142号公報に示された従
来の半導体装置を示す断面図であり、図において、１は
シリコン半導体素子２がマウントされるアイランド部、
３は後述する金ワイヤ９がボンディングされるリード部
であり、一部には銀層４が被覆されている。５は半導体
素子２の上面に蒸着されたベース、エミッタなどのアル
ミニウム電極、６は銅、バナジウム、アルミニウム、チ
タニウム、クロム、モリブデン、クロム合金から選ばれ
る１種または２種以上の金属からなる金属層、７はニッ
ケルもしくはコバールなどのニッケル合金からなる第２
金属層、８はゲルマニウムを５〜20％含む金及びゲルマ
ニウムを主成分とし、ろう材の構成材となる第３金属
層、９は半導体素子２のアルミニウム電極５に接地され
る金ワイヤで、他端はリード部３にポストボンディング
されている。なお、半導体素子２はアイランド部１の上
面に第３金属層８、第２金属層７、第１金属層６を介し
てマウントされている。
来の半導体装置を示す断面図であり、図において、１は
シリコン半導体素子２がマウントされるアイランド部、
３は後述する金ワイヤ９がボンディングされるリード部
であり、一部には銀層４が被覆されている。５は半導体
素子２の上面に蒸着されたベース、エミッタなどのアル
ミニウム電極、６は銅、バナジウム、アルミニウム、チ
タニウム、クロム、モリブデン、クロム合金から選ばれ
る１種または２種以上の金属からなる金属層、７はニッ
ケルもしくはコバールなどのニッケル合金からなる第２
金属層、８はゲルマニウムを５〜20％含む金及びゲルマ
ニウムを主成分とし、ろう材の構成材となる第３金属
層、９は半導体素子２のアルミニウム電極５に接地され
る金ワイヤで、他端はリード部３にポストボンディング
されている。なお、半導体素子２はアイランド部１の上
面に第３金属層８、第２金属層７、第１金属層６を介し
てマウントされている。
従来の装置は上記のように構成されており、第１及び第
２金属層６、７は、マウント時の熱処理に際し、半導体
素子２を構成するシリコンと第３金属層８とが反応する
のを阻止するものであり、半導体素子２とアイランド部
１の接合部に硬くて脆く、かつ熱抵抗の劣るAu−Cu−Si
の金属間化合物が形成されるのを防止する役目を有す
る。特に、第１金属層６はバリア効果の他に半導体素子
２と第２金属層７とを良好に接着する機能を有する。ま
た、第２金属層７は、バリア効果の他に第１金属層６と
第３金属層８とを良好に接着する機能があり、半導体素
子２に対して、ろう材を一体的に接着できる。
２金属層６、７は、マウント時の熱処理に際し、半導体
素子２を構成するシリコンと第３金属層８とが反応する
のを阻止するものであり、半導体素子２とアイランド部
１の接合部に硬くて脆く、かつ熱抵抗の劣るAu−Cu−Si
の金属間化合物が形成されるのを防止する役目を有す
る。特に、第１金属層６はバリア効果の他に半導体素子
２と第２金属層７とを良好に接着する機能を有する。ま
た、第２金属層７は、バリア効果の他に第１金属層６と
第３金属層８とを良好に接着する機能があり、半導体素
子２に対して、ろう材を一体的に接着できる。
［発明が解決しようとする問題点］ 従来の半導体装置は以上のように構成されているので、
半導体素子裏面より電極を取り出す半導体装置（例えば
小信号トランジスタ）のうち裏面の不純物濃度が低い素
子では、半導体素子と第１金属層とのオーミックコンタ
クト性が良好でないという問題点があった。
半導体素子裏面より電極を取り出す半導体装置（例えば
小信号トランジスタ）のうち裏面の不純物濃度が低い素
子では、半導体素子と第１金属層とのオーミックコンタ
クト性が良好でないという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、いかなる素子においても、オーミックコン
タクト性が良好となる半導体装置を得ることを目的とし
ている。
れたもので、いかなる素子においても、オーミックコン
タクト性が良好となる半導体装置を得ることを目的とし
ている。
［問題点を解決するための手段」 この発明に係る半導体装置は、半導体素子におけるマウ
ント面側にガリウムまたはアンチモンを0.01wt％〜30wt
％含む金合金からなり、膜厚が1000〜3000Åの第１金属
層と、ニッケル・ニッケル合金・銀から選ばれる１種ま
たは２種以上の金属からなり、膜厚が1000〜10000Åの
第２金属層と、金とゲルマニウムとの合金であって、上
記ゲルマニウムを5wt％〜20wt％含み、膜厚が0.5〜2.0
μｍの第３金属層とを順次積層した三層構造のろう材を
用い、銅もしくは銅合金の単体からなる基材に上記半導
体素子をマウントしたものである。
ント面側にガリウムまたはアンチモンを0.01wt％〜30wt
％含む金合金からなり、膜厚が1000〜3000Åの第１金属
層と、ニッケル・ニッケル合金・銀から選ばれる１種ま
たは２種以上の金属からなり、膜厚が1000〜10000Åの
第２金属層と、金とゲルマニウムとの合金であって、上
記ゲルマニウムを5wt％〜20wt％含み、膜厚が0.5〜2.0
μｍの第３金属層とを順次積層した三層構造のろう材を
用い、銅もしくは銅合金の単体からなる基材に上記半導
体素子をマウントしたものである。
［作用］ この発明において、第１金属層の金に含まれるガリウム
（Ga）またはアンチモン（Sb）は、半導体素子裏面のオ
ーミックコンタクト性を良好にするよう機能する。
（Ga）またはアンチモン（Sb）は、半導体素子裏面のオ
ーミックコンタクト性を良好にするよう機能する。
［発明の実施例］ 次に本発明の一実施例を図について説明する。
第１図は本発明の半導体装置のマウント後の状態の断面
図であり、図において、10は、例えばNPNバイポーラト
ランジスタ型半導体素子２のコレクタ側、すなわちマウ
ント面に不純物、例えばアンチモン（Sb）を0.04wt％含
む約2000Åの厚さの金被膜を構成する第１金属層、（1
1）は厚さ約3000Åのニッケル層からなる第２金属層、
（12）はゲルマニウム12wt％の厚さ約1.2μｍの金とゲ
ルマニウム合金層からなる第３金属層である。なお、半
導体素子２は第１金属層10、第２金属層11、第３金属層
12の順で積層し、銅単体からなるリードフレームのアイ
ランド部１に加熱押圧によってマウントされている。
図であり、図において、10は、例えばNPNバイポーラト
ランジスタ型半導体素子２のコレクタ側、すなわちマウ
ント面に不純物、例えばアンチモン（Sb）を0.04wt％含
む約2000Åの厚さの金被膜を構成する第１金属層、（1
1）は厚さ約3000Åのニッケル層からなる第２金属層、
（12）はゲルマニウム12wt％の厚さ約1.2μｍの金とゲ
ルマニウム合金層からなる第３金属層である。なお、半
導体素子２は第１金属層10、第２金属層11、第３金属層
12の順で積層し、銅単体からなるリードフレームのアイ
ランド部１に加熱押圧によってマウントされている。
上記のように構成されたものにおいては、まず、銅製薄
片板をプレス加工して銅単体からなるリードフレームを
作製する。つづいて複数個のNPNバイポーラトランジス
タが形成されたシリコン基板のマウント面に厚さ約2000
Åの金・アンチモン（Sb0.04wt％）合金層からなる第１
金属層（10）厚さ約3000Åのニッケル層からなる第２金
属層（11）、1.2μｍの金、ゲルマニウム（Ge12wt％）
合金層からなる第３金属層（12）を順次、真空蒸着法に
よって積層して、シリコン基板をその上面（マウント面
と反対側の面）よりスクライブして割断し、第１図に示
す半導体素子２を作製する。この後前述のリードフレー
ムのアイランド部１にマウントし、従来と同様に金ワイ
ヤをボンディングし、更に樹脂封止を施して半導体装置
を造る。
片板をプレス加工して銅単体からなるリードフレームを
作製する。つづいて複数個のNPNバイポーラトランジス
タが形成されたシリコン基板のマウント面に厚さ約2000
Åの金・アンチモン（Sb0.04wt％）合金層からなる第１
金属層（10）厚さ約3000Åのニッケル層からなる第２金
属層（11）、1.2μｍの金、ゲルマニウム（Ge12wt％）
合金層からなる第３金属層（12）を順次、真空蒸着法に
よって積層して、シリコン基板をその上面（マウント面
と反対側の面）よりスクライブして割断し、第１図に示
す半導体素子２を作製する。この後前述のリードフレー
ムのアイランド部１にマウントし、従来と同様に金ワイ
ヤをボンディングし、更に樹脂封止を施して半導体装置
を造る。
このように製造した半導体装置は、組立て直後において
も、また、２気圧150℃500時間の苛酷なテストを実施し
たあとでも十分良好な電気特性を保持した。
も、また、２気圧150℃500時間の苛酷なテストを実施し
たあとでも十分良好な電気特性を保持した。
なお、この発明は上記実施例に限定されない。例えば第
１金属層の主たる働きは、半導体素子のオーミックコン
タク性を良好にするためのものであるから、半導体素子
裏面がＮ型であればアンチモン（Sb）、Ｐ型であればガ
リウム（Ga）0.01wt％〜30wt％含んだ金被膜であればよ
い。また、それぞれの金属層の厚さは半導体素子への応
力歪を考慮して第１金属層が1000〜3000Å、第２金属層
が1000〜10000Å第３金属層が0.5〜2.0μｍとすること
が望ましいが、付着強度が十分高ければ、自由に選択し
てよい。なお、第３金属層中のゲルマニウムの酸化を防
止するため、この合金層上に更に金を500〜2000Å被覆
してもよい。要は、第３金属層及びこの金被膜全体で、
ゲルマニウム濃度が５〜20wt％であればよい。また更に
第２金属層（11）はニッケル、ニッケル合金、銀から選
ばれる１種または２種以上の金属層であればよい。ま
た、上前金属層の積層方法も真空蒸着法に限られている
訳ではなく、組成変化がなく、膜厚を制御できる装置で
あればどの装置でもよい。
１金属層の主たる働きは、半導体素子のオーミックコン
タク性を良好にするためのものであるから、半導体素子
裏面がＮ型であればアンチモン（Sb）、Ｐ型であればガ
リウム（Ga）0.01wt％〜30wt％含んだ金被膜であればよ
い。また、それぞれの金属層の厚さは半導体素子への応
力歪を考慮して第１金属層が1000〜3000Å、第２金属層
が1000〜10000Å第３金属層が0.5〜2.0μｍとすること
が望ましいが、付着強度が十分高ければ、自由に選択し
てよい。なお、第３金属層中のゲルマニウムの酸化を防
止するため、この合金層上に更に金を500〜2000Å被覆
してもよい。要は、第３金属層及びこの金被膜全体で、
ゲルマニウム濃度が５〜20wt％であればよい。また更に
第２金属層（11）はニッケル、ニッケル合金、銀から選
ばれる１種または２種以上の金属層であればよい。ま
た、上前金属層の積層方法も真空蒸着法に限られている
訳ではなく、組成変化がなく、膜厚を制御できる装置で
あればどの装置でもよい。
本発明における素子配設基材は、酸化されやすいが、還
元されやすく清浄な面を表出し得る銅もしくは銅合金の
単体からなるものである。
元されやすく清浄な面を表出し得る銅もしくは銅合金の
単体からなるものである。
［発明の効果］ 以上のように、この発明による半導体装置は、第１金属
層にガリウム（Ga）またはアンチモン（Sb）を含んだ金
被膜を形成しているので、半導体素子裏面とのオーミッ
クコンタクト性が良好で、電気的特性が向上する効果が
ある。
層にガリウム（Ga）またはアンチモン（Sb）を含んだ金
被膜を形成しているので、半導体素子裏面とのオーミッ
クコンタクト性が良好で、電気的特性が向上する効果が
ある。
第１図は本発明の一実施例である半導体素子のマウント
後の状態の断面図、第２図は従来の半導体装置を示す断
面図である。 図中、１はアイランド部、２は半導体素子、３はリード
部、４は銀被膜、５はA1電極、10は第１金属層、11は第
２金属層、12は第３金属層、９は金ワイヤ、10は金・ア
ンチモン層、11はニッケル層、12は金・ゲルマニウム合
金層である。 なお、図中同一符号は同一または相当部分を示す。
後の状態の断面図、第２図は従来の半導体装置を示す断
面図である。 図中、１はアイランド部、２は半導体素子、３はリード
部、４は銀被膜、５はA1電極、10は第１金属層、11は第
２金属層、12は第３金属層、９は金ワイヤ、10は金・ア
ンチモン層、11はニッケル層、12は金・ゲルマニウム合
金層である。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】半導体素子におけるマウント面側に、 ガリウムまたはアンチモンを0.01wt％〜30wt％含む金合
金からなり、膜厚が1000〜3000Åの第１金属層と、 ニッケル・ニッケル合金・銀から選ばれる１種または２
種以上の金属からなり、膜厚が1000〜10000Åの第２金
属層と、 金とゲルマニウムとの合金であって、上記ゲルマニウム
を5wt％〜20wt％含み、膜厚が0.5〜2.0μｍの第３金属
層と を順次積層した三層構造のろう材を用い、銅もしくは銅
合金の単体からなる基材に上記半導体素子をマウントし
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62319571A JPH0793327B2 (ja) | 1987-12-16 | 1987-12-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62319571A JPH0793327B2 (ja) | 1987-12-16 | 1987-12-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01160025A JPH01160025A (ja) | 1989-06-22 |
| JPH0793327B2 true JPH0793327B2 (ja) | 1995-10-09 |
Family
ID=18111749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62319571A Expired - Lifetime JPH0793327B2 (ja) | 1987-12-16 | 1987-12-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793327B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182209A (ja) * | 2008-01-31 | 2009-08-13 | Nissan Motor Co Ltd | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51132968A (en) * | 1975-05-14 | 1976-11-18 | Nec Corp | Semiconductor device |
| JPS53145570A (en) * | 1977-05-25 | 1978-12-18 | Mitsubishi Electric Corp | Die bonding method of semiconductor device |
| JPS6222446A (ja) * | 1985-07-22 | 1987-01-30 | Rohm Co Ltd | オ−ミツク電極の形成方法 |
-
1987
- 1987-12-16 JP JP62319571A patent/JPH0793327B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01160025A (ja) | 1989-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4023725A (en) | Semiconductor device manufacture | |
| US12255168B2 (en) | Electronic device with multi-layer contact and system | |
| JP3509809B2 (ja) | サブマウントおよび半導体装置 | |
| JP2983486B2 (ja) | ろう材料層を有する半導体基体 | |
| JP3339552B2 (ja) | 半導体装置及びその製造方法 | |
| CN113140537A (zh) | 功率半导体器件和用于制造功率半导体器件的方法 | |
| EP0460785B1 (en) | Semiconductor device having a heat sink | |
| JPH0793327B2 (ja) | 半導体装置 | |
| EP1939929B1 (en) | Heat sink using a solder layer and method for manufacturing such heat sink | |
| JPH084095B2 (ja) | 半導体装置の製造方法 | |
| JPS59189625A (ja) | 半導体装置の製造方法 | |
| JP4055399B2 (ja) | チップ型半導体素子及びその製造方法 | |
| JP2950285B2 (ja) | 半導体素子及びその電極の形成方法 | |
| JP2526534Y2 (ja) | シヨツトキバリアダイオ−ド素子 | |
| JPS63234562A (ja) | 半導体装置の電極 | |
| JPS6129142B2 (ja) | ||
| JPH067575B2 (ja) | 多層配線法 | |
| JPS6124820B2 (ja) | ||
| JPS5928070B2 (ja) | 半導体変位変換器 | |
| JPH0524672B2 (ja) | ||
| JPH07115185A (ja) | 半導体の電極 | |
| JPS592174B2 (ja) | 半導体装置 | |
| JPH05190832A (ja) | 半導体電極 | |
| JPS5810868B2 (ja) | 半導体歪変換器 | |
| JPS6319892A (ja) | 半導体レ−ザ |