JPH0793380B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0793380B2 JPH0793380B2 JP5910389A JP5910389A JPH0793380B2 JP H0793380 B2 JPH0793380 B2 JP H0793380B2 JP 5910389 A JP5910389 A JP 5910389A JP 5910389 A JP5910389 A JP 5910389A JP H0793380 B2 JPH0793380 B2 JP H0793380B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- semiconductor substrate
- word line
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Design And Manufacture Of Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔概 要〕 冗長記憶セルを備えたマスクROMに関し， マスクROMのワード線における信号遅延を増大すること
なく，該ワード線と同一工程で冗長記憶セル用のフロー
ティングゲートを形成可能とすることを目的とし， 半導体基板と，ゲート絶縁膜を介して該半導体基板上に
形成されたポリサイド層をパターンニングして成るワー
ド線と，該ワード線の一部をゲート電極とし且つ該半導
体基板に不純物を選択的に導入して形成されたソースお
よびドレインとして成るMOSトランジスタを記憶セルと
して有するマスクROMと，該ポリサイド層をパターンニ
ングして形成されたフローティングゲートと該半導体基
板に不純物を選択的に導入して形成されたソースおよび
ドレインとから構成された一層ゲート型EPROMから成る
冗長記憶セルとを備えることから構成される。
なく，該ワード線と同一工程で冗長記憶セル用のフロー
ティングゲートを形成可能とすることを目的とし， 半導体基板と，ゲート絶縁膜を介して該半導体基板上に
形成されたポリサイド層をパターンニングして成るワー
ド線と，該ワード線の一部をゲート電極とし且つ該半導
体基板に不純物を選択的に導入して形成されたソースお
よびドレインとして成るMOSトランジスタを記憶セルと
して有するマスクROMと，該ポリサイド層をパターンニ
ングして形成されたフローティングゲートと該半導体基
板に不純物を選択的に導入して形成されたソースおよび
ドレインとから構成された一層ゲート型EPROMから成る
冗長記憶セルとを備えることから構成される。
〔産業上の利用分野〕 本発明は，半導体装置，詳しくは冗長記憶セルを備えた
マスクROM（Read only Memory）に関する。
マスクROM（Read only Memory）に関する。
近年の大容量化に伴い，マスクROMはそのチップ収率が
低下している。その主たる原因は，製造工程において半
導体基板表面の単位面積当たりある確率で付着する塵埃
によるものであるが，マスクROMの大容量化とともに，
記憶セルを構成する各MOSトランジスタの面積が縮小す
るほど，あるいはチップサイズが大きくなるほど，不良
トランジスタが発生し易くなるためである。
低下している。その主たる原因は，製造工程において半
導体基板表面の単位面積当たりある確率で付着する塵埃
によるものであるが，マスクROMの大容量化とともに，
記憶セルを構成する各MOSトランジスタの面積が縮小す
るほど，あるいはチップサイズが大きくなるほど，不良
トランジスタが発生し易くなるためである。
従来から，半導体基板に予備の記憶セル，すなわち，冗
長記憶セルを設けておき，不良の記憶セルをこの冗長記
憶セルにより機能的に置き換える方法が採用されてい
る。マスクROMの場合には，製造後，不良が発見された
記憶セルには，すでにデータが固定されているので，不
良記憶セルに置換される冗長記憶セルは，当該不良記憶
セルに固定されるべきデータが書込み可能であり，か
つ，このデータを固定可能なように不揮発性でなければ
ならない。つまり，冗長記憶セルとしては，書込み可能
なROMが必要である。このような冗長記憶セルとして
は，電気的に書込み可能なROM,すなわち,EPROM（Electr
ically Programmable ROM）が適当である。
長記憶セルを設けておき，不良の記憶セルをこの冗長記
憶セルにより機能的に置き換える方法が採用されてい
る。マスクROMの場合には，製造後，不良が発見された
記憶セルには，すでにデータが固定されているので，不
良記憶セルに置換される冗長記憶セルは，当該不良記憶
セルに固定されるべきデータが書込み可能であり，か
つ，このデータを固定可能なように不揮発性でなければ
ならない。つまり，冗長記憶セルとしては，書込み可能
なROMが必要である。このような冗長記憶セルとして
は，電気的に書込み可能なROM,すなわち,EPROM（Electr
ically Programmable ROM）が適当である。
ところで，マスクROMにおいては，固定データ記憶用のM
OSトランジスタのゲートはワード線を兼ねている。した
がって，信号遅延を小さくするために，ゲートおよびワ
ード線は，ポリシリコンより低抵抗が得られるシリサイ
ドを用いて構成される。
OSトランジスタのゲートはワード線を兼ねている。した
がって，信号遅延を小さくするために，ゲートおよびワ
ード線は，ポリシリコンより低抵抗が得られるシリサイ
ドを用いて構成される。
一方，通常のEPROMは，第３図に示すように，フローテ
ィングゲート20とコントロールゲート21が二層構造を成
しており，フローティングゲート20としてはポリシリコ
ン層が用いられている。これは，フローティングゲート
20とコントロールゲート21間の絶縁層の絶縁特性の劣化
を避けるためである。
ィングゲート20とコントロールゲート21が二層構造を成
しており，フローティングゲート20としてはポリシリコ
ン層が用いられている。これは，フローティングゲート
20とコントロールゲート21間の絶縁層の絶縁特性の劣化
を避けるためである。
すなわち，一般に，シリサイド上に形成された酸化膜は
絶縁耐圧が低く，リーク電流が大きい。したがって，フ
ローティングゲート20にポリサイドを用いた場合，フロ
ーティングゲート20−コントロールゲート21間の絶縁層
は，ポリサイドの上層を構成するシリサイドに接する構
造となるため，書込み時に絶縁破壊を生じやすく，ま
た，コントロールゲート21の蓄積電荷がリークして書込
みデータの保持が困難であるという問題が生じる。これ
に対して，ポリシリコン上に形成された酸化膜は良好な
絶縁特性を有するため，フローティングゲート20にはポ
リシリコンが用いられる。
絶縁耐圧が低く，リーク電流が大きい。したがって，フ
ローティングゲート20にポリサイドを用いた場合，フロ
ーティングゲート20−コントロールゲート21間の絶縁層
は，ポリサイドの上層を構成するシリサイドに接する構
造となるため，書込み時に絶縁破壊を生じやすく，ま
た，コントロールゲート21の蓄積電荷がリークして書込
みデータの保持が困難であるという問題が生じる。これ
に対して，ポリシリコン上に形成された酸化膜は良好な
絶縁特性を有するため，フローティングゲート20にはポ
リシリコンが用いられる。
上記のような二層構造のフローティングゲート20とコン
トロールゲート21を有するEPROMから成る冗長記憶セル
をマスクROM基板に形成する場合には，マスクROMのワー
ド線，すなわち，固定データ記憶用MOSトランジスタの
ゲートとフローティングゲート20とを同一の導電層から
形成するのが工程上から望ましい。しかし，上記の理由
により，ワード線を比較的抵抗の高いポリシリコン層か
ら形成しなければならなくなる。マスクROMの大容量化
に伴ってワード線幅が微細化すると益々抵抗値が増大
し，その結果，マスクROMの読出し速度の低下が顕著に
なる。
トロールゲート21を有するEPROMから成る冗長記憶セル
をマスクROM基板に形成する場合には，マスクROMのワー
ド線，すなわち，固定データ記憶用MOSトランジスタの
ゲートとフローティングゲート20とを同一の導電層から
形成するのが工程上から望ましい。しかし，上記の理由
により，ワード線を比較的抵抗の高いポリシリコン層か
ら形成しなければならなくなる。マスクROMの大容量化
に伴ってワード線幅が微細化すると益々抵抗値が増大
し，その結果，マスクROMの読出し速度の低下が顕著に
なる。
本発明は，マスクROMのワード線における信号遅延を増
大することなく，冗長記憶セルを併設可能とすることを
目的とする。
大することなく，冗長記憶セルを併設可能とすることを
目的とする。
上記目的は，半導体基板と，ゲート絶縁膜を介して該半
導体基板上に形成されたポリサイド層をパターンニング
して成るワード線と，該ワード線の一部をゲート電極と
し且つ該半導体基板に不純物を選択的に導入して形成さ
れたソースおよびドレインとして成るMOSトランジスタ
を記憶セルとして有するマスクROMと，該ポリサイド層
をパターンニングして形成されたフローティングゲート
と該半導体基板に不純物を選択的に導入して形成された
ソースおよびドレインとから構成された一層ゲート型EP
ROMから成る冗長記憶セルとを備えたことを特徴とする
本発明の半導体装置によって達成される。
導体基板上に形成されたポリサイド層をパターンニング
して成るワード線と，該ワード線の一部をゲート電極と
し且つ該半導体基板に不純物を選択的に導入して形成さ
れたソースおよびドレインとして成るMOSトランジスタ
を記憶セルとして有するマスクROMと，該ポリサイド層
をパターンニングして形成されたフローティングゲート
と該半導体基板に不純物を選択的に導入して形成された
ソースおよびドレインとから構成された一層ゲート型EP
ROMから成る冗長記憶セルとを備えたことを特徴とする
本発明の半導体装置によって達成される。
第３図に示したフローティングゲートとコントロールゲ
ートが二層構造のEPROMに対して，第４図に示すような
一層構造のEPROMが提案されている（特開昭62−07667
9）。
ートが二層構造のEPROMに対して，第４図に示すような
一層構造のEPROMが提案されている（特開昭62−07667
9）。
この構造においては，シリコン基板１に不純物を拡散し
て形成された不純物領域３がコントロールゲートを構成
している。電極６に印加された書込み電圧はゲート酸化
膜４によりフローティングゲート５に分圧される。その
結果，図示しないソース／ドレイン間を流れるキャリヤ
がフローティングゲートに注入・蓄積され，書込みが行
われる。
て形成された不純物領域３がコントロールゲートを構成
している。電極６に印加された書込み電圧はゲート酸化
膜４によりフローティングゲート５に分圧される。その
結果，図示しないソース／ドレイン間を流れるキャリヤ
がフローティングゲートに注入・蓄積され，書込みが行
われる。
第４図の構造によれば，フローティングゲート５にポリ
サイドを用いることができる。すなわち，ポリサイドを
構成する下層はポリシリコンであるから，コントロール
ゲート３−フローティングゲート５間の絶縁層がシリサ
イド接することがなく，その結果，前述のような絶縁耐
圧や蓄積電荷保持特性の劣化が生じるおそれはない。
サイドを用いることができる。すなわち，ポリサイドを
構成する下層はポリシリコンであるから，コントロール
ゲート３−フローティングゲート５間の絶縁層がシリサ
イド接することがなく，その結果，前述のような絶縁耐
圧や蓄積電荷保持特性の劣化が生じるおそれはない。
したがって，マスクROMの冗長記憶セルとして，第４図
のような一層ゲート構成のEPROMを用いれば，固定デー
タ記憶用MOSトランジスタのゲート，すなわち，ワード
線と，冗長記憶セル用EPROMのフローティングゲートの
双方をポリサイドで構成することが可能となる。その結
果，マスクROMの動作速度を犠牲にすることなく冗長記
憶セルを設けることができ，かつ，工程数を増加する必
要も生じない。
のような一層ゲート構成のEPROMを用いれば，固定デー
タ記憶用MOSトランジスタのゲート，すなわち，ワード
線と，冗長記憶セル用EPROMのフローティングゲートの
双方をポリサイドで構成することが可能となる。その結
果，マスクROMの動作速度を犠牲にすることなく冗長記
憶セルを設けることができ，かつ，工程数を増加する必
要も生じない。
以下本発明の実施例を図面を参照して説明する。
第１図および第２図は，それぞれ，本発明のマスクROM
を構成する冗長記憶セル用の一層ゲート型のEPROMおよ
び固定データ記憶セル部の模式的構成図である。
を構成する冗長記憶セル用の一層ゲート型のEPROMおよ
び固定データ記憶セル部の模式的構成図である。
第１図において（ａ）および（ｂ）は，それぞれ，要部
断面図および平面図であって，分離絶縁層２によって分
離されたｐ型のシリコン基板１の所定領域Ａには，例え
ばｎ型不純物領域３が形成されている。シリコン基板１
表面には,SiO2から成る厚さ200〜300Åのゲート酸化膜
4,および，ゲート酸化膜４を介して接するフローティン
グゲート５が形成されている。
断面図および平面図であって，分離絶縁層２によって分
離されたｐ型のシリコン基板１の所定領域Ａには，例え
ばｎ型不純物領域３が形成されている。シリコン基板１
表面には,SiO2から成る厚さ200〜300Åのゲート酸化膜
4,および，ゲート酸化膜４を介して接するフローティン
グゲート５が形成されている。
不純物領域３はコントロールゲートとして機能し，電極
６を通じて，書込み電圧が印加されると，この書込み電
圧がフローティングゲート５に分圧される。その結果，
領域Ｂに形成されているｎ型のソースおよびドレイン10
間のチャネル領域11を流れる電子が加速され，フローテ
ィングゲート５に注入される。このようにして書込みが
行われる。なお，同図において，符号７は，例えば,PSG
（燐珪酸ガラス）から成る層間絶縁層7,符号12および13
は，それぞれ，ソース／ドレインコンタクトおよびコン
トロールゲートコンタクトである。
６を通じて，書込み電圧が印加されると，この書込み電
圧がフローティングゲート５に分圧される。その結果，
領域Ｂに形成されているｎ型のソースおよびドレイン10
間のチャネル領域11を流れる電子が加速され，フローテ
ィングゲート５に注入される。このようにして書込みが
行われる。なお，同図において，符号７は，例えば,PSG
（燐珪酸ガラス）から成る層間絶縁層7,符号12および13
は，それぞれ，ソース／ドレインコンタクトおよびコン
トロールゲートコンタクトである。
フローティングゲート５は，従来は単一のポリシリコン
層から構成されていたが，本発明においては，ポリシリ
コンから成る厚さ約2000Åの下層5Aと，例えばタングス
テンシリサイド（WSi2）から成る厚さ約2000Åの上層5B
の二層構造を有するいわゆるポリサイド層から構成され
る。
層から構成されていたが，本発明においては，ポリシリ
コンから成る厚さ約2000Åの下層5Aと，例えばタングス
テンシリサイド（WSi2）から成る厚さ約2000Åの上層5B
の二層構造を有するいわゆるポリサイド層から構成され
る。
一方，第２図（ａ）において，前記と同じシリコン基板
１には，例えばｎ型不純物を注入して成るソースおよび
ドレイン領域８が形成されており，各々のソースおよび
ドレイン領域８間におけるシリコン基板１表面には前記
と同一のゲート酸化膜４を介してシリコン基板１に接す
るワード線９が形成されている。ワード線９は紙面に垂
直方向に延伸し，ソースおよびドレイン領域８と同等の
図示しない別のソースおよびドレイン領域間を走ってい
る。
１には，例えばｎ型不純物を注入して成るソースおよび
ドレイン領域８が形成されており，各々のソースおよび
ドレイン領域８間におけるシリコン基板１表面には前記
と同一のゲート酸化膜４を介してシリコン基板１に接す
るワード線９が形成されている。ワード線９は紙面に垂
直方向に延伸し，ソースおよびドレイン領域８と同等の
図示しない別のソースおよびドレイン領域間を走ってい
る。
一対のソースおよびドレイン領域８とワード線９とから
一つのMOSトランジスタが構成される。したがって，図
示のようなソースおよびドレイン領域８群とワード線９
群とから，第２図（ｂ）のようなソースとドレインが直
列接続されたMOSトランジスタTr列が構成される。MOSト
ランジスタ列の両端は，図示しないビット線BLおよび電
源線，例えばVssにそれぞれ接続される。このようなMOS
トランジスタTr列が複数平行に配列されてマスクROMが
構成される。
一つのMOSトランジスタが構成される。したがって，図
示のようなソースおよびドレイン領域８群とワード線９
群とから，第２図（ｂ）のようなソースとドレインが直
列接続されたMOSトランジスタTr列が構成される。MOSト
ランジスタ列の両端は，図示しないビット線BLおよび電
源線，例えばVssにそれぞれ接続される。このようなMOS
トランジスタTr列が複数平行に配列されてマスクROMが
構成される。
上記マスクROMにおいて，ワード線９もポリサイド層，
すなわち，ポリシリコンから成る下層9Aと，例えばWSi2
から成る上層9Bとで構成される。下層9Aおよび上層9B
は，それぞれ，第１図（ａ）における下層5Aおよび上層
5Bと同一のポリシリコン層およびWSi2層をパターンニン
グして形成されたものである。
すなわち，ポリシリコンから成る下層9Aと，例えばWSi2
から成る上層9Bとで構成される。下層9Aおよび上層9B
は，それぞれ，第１図（ａ）における下層5Aおよび上層
5Bと同一のポリシリコン層およびWSi2層をパターンニン
グして形成されたものである。
上記における下層5Aおよび9Aを構成するポリシリコン層
と上層5Bおよび9Bを構成するWSi2層は，いずれも周知の
CVD法を用いてシリコン基板１上に堆積される。なお，
通常のマスクROMと同様に，第２図に示すマスクROMにお
いても，固定データ記憶用MOSトランジスタTrのすべて
がエンハンスメント型に作製され，固定データが書込ま
れないMOSトランジスタTrのみがデプレッション型に変
換される。そののちに上記フローティングゲート５およ
びワード線９を構成するポリサイド層が形成される。
と上層5Bおよび9Bを構成するWSi2層は，いずれも周知の
CVD法を用いてシリコン基板１上に堆積される。なお，
通常のマスクROMと同様に，第２図に示すマスクROMにお
いても，固定データ記憶用MOSトランジスタTrのすべて
がエンハンスメント型に作製され，固定データが書込ま
れないMOSトランジスタTrのみがデプレッション型に変
換される。そののちに上記フローティングゲート５およ
びワード線９を構成するポリサイド層が形成される。
上記ポリサイド層をフローティングゲート５およびワー
ド線９にパターンニングする。このパターンニングは周
知のRIE（反応性イオンエッチング）により行うことが
できる。例えばレジストマスクを用い，弗素系または塩
素系のガスをエッチング剤として，上層5Bおよび9Bと下
層5Aおよび9Aを連続的にエッチングする。
ド線９にパターンニングする。このパターンニングは周
知のRIE（反応性イオンエッチング）により行うことが
できる。例えばレジストマスクを用い，弗素系または塩
素系のガスをエッチング剤として，上層5Bおよび9Bと下
層5Aおよび9Aを連続的にエッチングする。
そののち，シリコン基板１上に，例えばPSGから成る層
間絶縁層７を形成し，層間絶縁層７の所定領域にコンタ
クトホールを形成する。そして，層間絶縁層７上に，例
えばアルミニゥム薄膜を堆積し，これをパターンニング
して，不純物領域３に接続された電極６が形成され，本
発明のマスクROMが完成される。
間絶縁層７を形成し，層間絶縁層７の所定領域にコンタ
クトホールを形成する。そして，層間絶縁層７上に，例
えばアルミニゥム薄膜を堆積し，これをパターンニング
して，不純物領域３に接続された電極６が形成され，本
発明のマスクROMが完成される。
本発明によれば，冗長記憶セルを併設することに起因す
るマスクROMのワード線における信号遅延が回避可能と
なり，大容量かつ高速度のマスクROMの製造におけるチ
ップ収率を向上可能とする効果がある。
るマスクROMのワード線における信号遅延が回避可能と
なり，大容量かつ高速度のマスクROMの製造におけるチ
ップ収率を向上可能とする効果がある。
第１図は本発明における冗長記憶セルの模式的構成図， 第２図は本発明における固定データ記憶セル部の模式的
構成図， 第３図および第４図は従来のEPROMの要部断面図 である。 図において， １はシリコン基板， ２は分離絶縁層， ３は不純物領域， ４はゲート酸化膜， ５と20はフローティングゲート， 5Aと9Aは下層， 5Bと9Bは上層， ６は電極， ７は層間絶縁層， ８はソースおよびドレイン領域， ９はワード線， 10はソースおよびドレイン， 11はチャネル領域， 12はソース／ドレインコンタクト， 13はコントロールゲートコンタクト， 21はコントロールゲート である。
構成図， 第３図および第４図は従来のEPROMの要部断面図 である。 図において， １はシリコン基板， ２は分離絶縁層， ３は不純物領域， ４はゲート酸化膜， ５と20はフローティングゲート， 5Aと9Aは下層， 5Bと9Bは上層， ６は電極， ７は層間絶縁層， ８はソースおよびドレイン領域， ９はワード線， 10はソースおよびドレイン， 11はチャネル領域， 12はソース／ドレインコンタクト， 13はコントロールゲートコンタクト， 21はコントロールゲート である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/105 27/112 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ 8832−4Ｍ 21/82 Ｒ
Claims (1)
- 【請求項１】半導体基板と， ゲート絶縁膜を介して該半導体基板上に形成されたポリ
サイド層をパターンニングして成るワード線と，該ワー
ド線の一部をゲート電極とし且つ該半導体基板に不純物
を選択的に導入して形成されたソースおよびドレインと
して成るMOSトランジスタを記憶セルとして有するマス
クROMと， 該ポリサイド層をパターンニングして形成されたフロー
ティングゲートと該半導体基板に不純物を選択的に導入
して形成されたソースおよびドレインとから構成された
一層ゲート型EPROMから成る冗長記憶セル とを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5910389A JPH0793380B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5910389A JPH0793380B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02238661A JPH02238661A (ja) | 1990-09-20 |
| JPH0793380B2 true JPH0793380B2 (ja) | 1995-10-09 |
Family
ID=13103655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5910389A Expired - Lifetime JPH0793380B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793380B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2663863B2 (ja) * | 1994-04-19 | 1997-10-15 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| WO1998019343A1 (en) * | 1996-10-28 | 1998-05-07 | Macronix International Co., Ltd. | Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements |
| US6031771A (en) * | 1996-10-28 | 2000-02-29 | Macronix International Co., Ltd. | Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements |
| US5885871A (en) * | 1997-07-31 | 1999-03-23 | Stmicrolelectronics, Inc. | Method of making EEPROM cell structure |
| US5896327A (en) * | 1997-10-27 | 1999-04-20 | Macronix International Co., Ltd. | Memory redundancy circuit for high density memory with extra row and column for failed address storage |
| US5889711A (en) * | 1997-10-27 | 1999-03-30 | Macronix International Co., Ltd. | Memory redundancy for high density memory |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2129585B (en) * | 1982-10-29 | 1986-03-05 | Inmos Ltd | Memory system including a faulty rom array |
| JPS60260147A (ja) * | 1984-06-06 | 1985-12-23 | Fujitsu Ltd | 半導体装置 |
| JPS61163660A (ja) * | 1985-01-14 | 1986-07-24 | Seiko Epson Corp | 半導体記憶素子 |
| JPS61198680A (ja) * | 1985-02-27 | 1986-09-03 | Sharp Corp | 半導体装置 |
-
1989
- 1989-03-10 JP JP5910389A patent/JPH0793380B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02238661A (ja) | 1990-09-20 |
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