JPH02238661A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02238661A JPH02238661A JP1059103A JP5910389A JPH02238661A JP H02238661 A JPH02238661 A JP H02238661A JP 1059103 A JP1059103 A JP 1059103A JP 5910389 A JP5910389 A JP 5910389A JP H02238661 A JPH02238661 A JP H02238661A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- floating gate
- layer
- memory cell
- polycide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Design And Manufacture Of Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は，半導体装置，詳しくは冗長記憶セルを備えた
マスクＲＯＭ（Ｒｅａｄ ｏｎｌｙ Ｍｅｍｏｒｙ）に
関する。
マスクＲＯＭ（Ｒｅａｄ ｏｎｌｙ Ｍｅｍｏｒｙ）に
関する。
近年の大容量化に伴い，マスクＲＯＭはそのチップ収率
が低下している。その主たる原因は，製造工程において
半導体基板表面の単位面積当たりある確率で付着する塵
埃によるものであるが，マスクＲＯＭの大容量化ととも
に，記憶セルを構成する各ＭＯＳ トランジスタの面
積が縮小するほど，あるいはチップサイズが大きくなる
ほど，不良トランジスタが発生し易くなるためである。
が低下している。その主たる原因は，製造工程において
半導体基板表面の単位面積当たりある確率で付着する塵
埃によるものであるが，マスクＲＯＭの大容量化ととも
に，記憶セルを構成する各ＭＯＳ トランジスタの面
積が縮小するほど，あるいはチップサイズが大きくなる
ほど，不良トランジスタが発生し易くなるためである。
従来から５半導体基板に予備の記憶セル，すなわち，冗
長記憶セルを設けておき，不良の記憶セルをこの冗長記
憶セルにより機能的に置き換える方法が採用されている
。マスクＲＯＭの場合には製造後，不良が発見された記
憶セルには，すでにデータが固定されているので，不良
記憶セルに置換される冗長記憶セルは，当該不良記憶セ
ルに固定されるべきデータが書込み可能であり，かつこ
のデータを固定可能なように不揮発性でなければならな
い。つまり，冗長記憶セルとしては，書込み可能なＲＯ
Ｍが必要である。このような冗長記憶セルとしては，電
気的に書込み可能なＲＯＭ，すなわち， ＥＰＲＯＭ（
Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ
ＲＯＭ）が適当である。
長記憶セルを設けておき，不良の記憶セルをこの冗長記
憶セルにより機能的に置き換える方法が採用されている
。マスクＲＯＭの場合には製造後，不良が発見された記
憶セルには，すでにデータが固定されているので，不良
記憶セルに置換される冗長記憶セルは，当該不良記憶セ
ルに固定されるべきデータが書込み可能であり，かつこ
のデータを固定可能なように不揮発性でなければならな
い。つまり，冗長記憶セルとしては，書込み可能なＲＯ
Ｍが必要である。このような冗長記憶セルとしては，電
気的に書込み可能なＲＯＭ，すなわち， ＥＰＲＯＭ（
Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ
ＲＯＭ）が適当である。
ところで，マスクＲＯＭにおいては，固定データ記憶用
のＭＯＳトランジスタのゲーＩ・はワード線を兼ねてい
る。したがって，信号遅延を小さくするために，ゲート
およびワード線は１ボリシリコンより低抵抗が得られる
シリサイドを用いて構成される。
のＭＯＳトランジスタのゲーＩ・はワード線を兼ねてい
る。したがって，信号遅延を小さくするために，ゲート
およびワード線は１ボリシリコンより低抵抗が得られる
シリサイドを用いて構成される。
一方，通常のＥＰＲＯＭは，第３図に示すようにフロー
ティングゲート２０とコントロールゲート２１が二層構
造を成しており，フローティングゲー１・２０としては
ポリシリコン層が用いられている。これは，フローティ
ングゲート２０とコントロールゲート２１間の絶縁層の
絶縁特性の劣化を避けるためである。
ティングゲート２０とコントロールゲート２１が二層構
造を成しており，フローティングゲー１・２０としては
ポリシリコン層が用いられている。これは，フローティ
ングゲート２０とコントロールゲート２１間の絶縁層の
絶縁特性の劣化を避けるためである。
すなわち，一般に，シリザイド上に形成された酸化膜は
絶縁耐圧が低く，リーク電流が大きい。
絶縁耐圧が低く，リーク電流が大きい。
したがって，フローティングゲート２０にポリサイドを
用いた場合，フローティングゲート２０−コントロール
ゲート２１間の絶縁層は，ポリサイドの上層を構成する
シリサイドに接する構造となるため書込み時に絶縁破壊
を生じやすく，また，コントロールゲート２１の蓄積電
荷がリークして書込みデータの保持が困難であるという
問題が生じる。これに対して，ポリシリコン上に形成さ
れた酸化膜は良好な絶縁特性を有するため，フローティ
ングゲート２０にはポリシリコンが用いられる。
用いた場合，フローティングゲート２０−コントロール
ゲート２１間の絶縁層は，ポリサイドの上層を構成する
シリサイドに接する構造となるため書込み時に絶縁破壊
を生じやすく，また，コントロールゲート２１の蓄積電
荷がリークして書込みデータの保持が困難であるという
問題が生じる。これに対して，ポリシリコン上に形成さ
れた酸化膜は良好な絶縁特性を有するため，フローティ
ングゲート２０にはポリシリコンが用いられる。
上記のような二層構造のフローティングゲート２０とコ
ンｌ・ロールゲート２１を有するＥＰＲＯＭから成る冗
長記憶セルをマスクＲＯＭ基板に形成する場合には，マ
スクＲＯＭのワード線，すなわち，固定データ記憶用Ｍ
ＯＳトランジスタのゲートとフローティングゲート２０
とを同一の導電層から形成するのが工程」二から望まし
い。しかし，上記の理由により，ワード線を比較的抵抗
の高いポリシリコン層から形成しなければならなくなる
。マスクＲＯＭの大容量化に伴ってワード線幅が微細化
すると益々抵抗値が増大し，その結果，マスクＲＯＭの
読出し速度の低下が顕著になる。
ンｌ・ロールゲート２１を有するＥＰＲＯＭから成る冗
長記憶セルをマスクＲＯＭ基板に形成する場合には，マ
スクＲＯＭのワード線，すなわち，固定データ記憶用Ｍ
ＯＳトランジスタのゲートとフローティングゲート２０
とを同一の導電層から形成するのが工程」二から望まし
い。しかし，上記の理由により，ワード線を比較的抵抗
の高いポリシリコン層から形成しなければならなくなる
。マスクＲＯＭの大容量化に伴ってワード線幅が微細化
すると益々抵抗値が増大し，その結果，マスクＲＯＭの
読出し速度の低下が顕著になる。
本発明は，マスクＲＯＭのワード線における信号遅延を
増大することなく，冗長記憶セルを併設可能とすること
を目的とする。
増大することなく，冗長記憶セルを併設可能とすること
を目的とする。
上記目的は，半導体基板と，ゲート絶縁膜を介して該半
導体基板上に形成されたポリサイド層をパターンニング
して成るワード線と，該ワード線の一部をゲート電極と
し且つ該半導体基板に不純物を選択的に導入して形成さ
れたソースおよびドレインとして成るＭＯＳ トランジ
スタを記憶セルとして有するマスクＲＯＭと５該ポリサ
イド層をパターンニングして形成されたフローティング
ゲートと該半導体基板に不純物を選択的に導入して形成
されたソースおよびドレインとから構成された一層ゲー
ト型ＥＰＲＯ）Ｉから成る冗長記憶セルとを備えたこと
を特徴とする本発明の半導体装置によって達成される。
導体基板上に形成されたポリサイド層をパターンニング
して成るワード線と，該ワード線の一部をゲート電極と
し且つ該半導体基板に不純物を選択的に導入して形成さ
れたソースおよびドレインとして成るＭＯＳ トランジ
スタを記憶セルとして有するマスクＲＯＭと５該ポリサ
イド層をパターンニングして形成されたフローティング
ゲートと該半導体基板に不純物を選択的に導入して形成
されたソースおよびドレインとから構成された一層ゲー
ト型ＥＰＲＯ）Ｉから成る冗長記憶セルとを備えたこと
を特徴とする本発明の半導体装置によって達成される。
第３図に示したフローティングゲートとコントロールゲ
ートが二層構造のＥＰＲＯＭに対して，第４図に示すよ
うな一層構造のＥＰＲＯＭが提案されている（特開昭６
２−０７６６７９）。
ートが二層構造のＥＰＲＯＭに対して，第４図に示すよ
うな一層構造のＥＰＲＯＭが提案されている（特開昭６
２−０７６６７９）。
この構造においては，シリコン基板１に不純物を拡散し
て形成された不純物領域３がコントロールゲートを構成
している。電極６に印加された書込み電圧はゲート酸化
膜４によりフローティングゲート５に分圧される。その
結果，図示しないソース／ドレイン間を流れるキャリャ
がフローティングゲートに注入・蓄積され，書込みが行
われる。
て形成された不純物領域３がコントロールゲートを構成
している。電極６に印加された書込み電圧はゲート酸化
膜４によりフローティングゲート５に分圧される。その
結果，図示しないソース／ドレイン間を流れるキャリャ
がフローティングゲートに注入・蓄積され，書込みが行
われる。
第４図の構造によれば，フローティングゲート５にポリ
サイドを用いることができる。すなわち，ポリサイドを
構成する下層はポリシリコンであるから コントロール
ゲート３−フローティングゲ一ト５間の絶縁層がシリサ
イド接することがなくその結果，前述のような絶縁耐圧
や蓄積電荷保持特性の劣化が生じるおそれはない。
サイドを用いることができる。すなわち，ポリサイドを
構成する下層はポリシリコンであるから コントロール
ゲート３−フローティングゲ一ト５間の絶縁層がシリサ
イド接することがなくその結果，前述のような絶縁耐圧
や蓄積電荷保持特性の劣化が生じるおそれはない。
したがって，マスクＲＯＭの冗長記憶セルとして，第４
図のような一層ゲート構成のＥＰＲＯＭを用いれば，固
定データ記憶用ＭＯＳ トランジスタのゲートすなわ
ち，ワード線と，冗長記憶セル用ＥＰＲＯＭのフローテ
ィングゲートの双方をポリサイドで構成することが可能
となる。その結果，マスクＲＯＭの動作速度を犠牲にす
ることなく冗長記憶セルを設けることができ，かつ，工
程数を増加する必要も生じない。
図のような一層ゲート構成のＥＰＲＯＭを用いれば，固
定データ記憶用ＭＯＳ トランジスタのゲートすなわ
ち，ワード線と，冗長記憶セル用ＥＰＲＯＭのフローテ
ィングゲートの双方をポリサイドで構成することが可能
となる。その結果，マスクＲＯＭの動作速度を犠牲にす
ることなく冗長記憶セルを設けることができ，かつ，工
程数を増加する必要も生じない。
以下本発明の実施例を図面を参照して説明する。
第１図および第２図は，それぞれ，本発明のマスクＲＯ
Ｍを構成する冗長記憶セル用の一層ゲート型のＥＰＲＯ
Ｍおよび固定データ記憶セル部の模式的構成図である。
Ｍを構成する冗長記憶セル用の一層ゲート型のＥＰＲＯ
Ｍおよび固定データ記憶セル部の模式的構成図である。
第１図において（ａ）および（ｂ）は，それぞれ．要部
？面図および平面図であって，分離絶縁層２によって分
離されたｐ型のシリコン基板１の所定領域Ａには１例え
ばｎ型不純物領域３が形成されている。シリコン基板１
表面には， ＳｉＯ■から成る厚さ２００〜３００人の
ゲート酸化膜４，および，ゲート酸化膜４を介して接す
るフローテイングゲート５が形成されている。
？面図および平面図であって，分離絶縁層２によって分
離されたｐ型のシリコン基板１の所定領域Ａには１例え
ばｎ型不純物領域３が形成されている。シリコン基板１
表面には， ＳｉＯ■から成る厚さ２００〜３００人の
ゲート酸化膜４，および，ゲート酸化膜４を介して接す
るフローテイングゲート５が形成されている。
不純物領域３はコントロールゲートとして機能し，電極
６を通じて，書込み電圧が印加されるとこの書込み電圧
がフローティングゲート５に分圧される。その結果，領
域Ｂに形成されているｎ型のソースおよびドレイン１０
間のチャネル領域１１を流れる電子が加速され，フロー
ティングゲート５に注入される。このようにして書込み
が行われる。
６を通じて，書込み電圧が印加されるとこの書込み電圧
がフローティングゲート５に分圧される。その結果，領
域Ｂに形成されているｎ型のソースおよびドレイン１０
間のチャネル領域１１を流れる電子が加速され，フロー
ティングゲート５に注入される。このようにして書込み
が行われる。
なお，同図において，符号７は．例えば， ＰＳＧ（燐
珪酸ガラス）から成る層間絶縁層７，符号１２および１
３は それぞれ，ソース／ドレインコンタクトおよびコ
ントロールゲートコンタクトである。
珪酸ガラス）から成る層間絶縁層７，符号１２および１
３は それぞれ，ソース／ドレインコンタクトおよびコ
ントロールゲートコンタクトである。
フローティングゲート５は，従来は単一のポリシリコン
層から構成されていたが，本発明においては，ポリシリ
コンから成る厚さ約２０００人の下層５＾と，例えばタ
ングステンシリサイド（ＷＳｉｚ）から成る厚さ約２０
００人の上層５Ｂの二層構造を有するいわゆるポリサイ
ド層から構成される。
層から構成されていたが，本発明においては，ポリシリ
コンから成る厚さ約２０００人の下層５＾と，例えばタ
ングステンシリサイド（ＷＳｉｚ）から成る厚さ約２０
００人の上層５Ｂの二層構造を有するいわゆるポリサイ
ド層から構成される。
一方，第２図（ａ）において，前記と同じシリコン基板
１には，例えばｎ型不純物を注入して成るソースおよび
ドレイン領域８が形成されており．各々のソースおよび
ドレイン領域８間におけるシリコン基板１表面には前記
と同一のゲート酸化膜４を介してシリコン基板１に接す
るワード線９が形成されている。ワード線９は紙面に垂
直方向に延伸し，ソースおよびドレイン領域８と同等の
図示しない別のソースおよびドレイン領域間を走ってい
る。
１には，例えばｎ型不純物を注入して成るソースおよび
ドレイン領域８が形成されており．各々のソースおよび
ドレイン領域８間におけるシリコン基板１表面には前記
と同一のゲート酸化膜４を介してシリコン基板１に接す
るワード線９が形成されている。ワード線９は紙面に垂
直方向に延伸し，ソースおよびドレイン領域８と同等の
図示しない別のソースおよびドレイン領域間を走ってい
る。
一対のソースおよびドレイン領域８とワード線９とから
一つのＭＯＳトランジスタが構成される。
一つのＭＯＳトランジスタが構成される。
したがって，図示のようなソースおよびドレイン領域８
群とワード線９群とから，第２図（ｂ）のようなソース
とドレインが直列接続されたＭＯＳ トランジスタＴ
ｒ列が構成される。ＭＯＳ トランジスタ列の両端は
，図示しないビット線ＢＬおよび電源線，例えばＶｓｓ
にそれぞれ接続される。このようなＭＯＳトランジスタ
Ｔｒ列が複数平行に配列されてマスクＲＯＭが構成され
る。
群とワード線９群とから，第２図（ｂ）のようなソース
とドレインが直列接続されたＭＯＳ トランジスタＴ
ｒ列が構成される。ＭＯＳ トランジスタ列の両端は
，図示しないビット線ＢＬおよび電源線，例えばＶｓｓ
にそれぞれ接続される。このようなＭＯＳトランジスタ
Ｔｒ列が複数平行に配列されてマスクＲＯＭが構成され
る。
上記マスクＲＯＭにおいて，ワード線９もポリサイド層
，すなわち，ポリシリコンから成る下ｉ９Ａと．例えば
ｋｌｓｉ２から成る上層９Ｂとで構成される。
，すなわち，ポリシリコンから成る下ｉ９Ａと．例えば
ｋｌｓｉ２から成る上層９Ｂとで構成される。
下層９Ａおよび上層９Ｂは，それぞれ，第１図（ａ）に
おける下層５八および上層５Ｂと同一のポリシリコン層
および−Ｓｉｚ層をパターンニングして形成されたもの
である。
おける下層５八および上層５Ｂと同一のポリシリコン層
および−Ｓｉｚ層をパターンニングして形成されたもの
である。
上記における下層５Ａおよび９Ａを構成するポリシリコ
ン層と上層５Ｂおよび９Ｂを構成するーＳｉ２層は，い
ずれも周知のＣｖＤ法を用いてシリコン基板１上に堆積
される。なお，通常のマスクＲＯＭと同様に，第２図に
示すマスクＲＯＭにおいても，固定データ記憶用ＭＯＳ
トランジスタＴｒのすべてがエンハンスメント型に作製
され，固定データが書込まれないＭＯＳ トランジス
タＴｒのみがデプレッション型に変換される。そののち
に上記フローティングゲート５およびワード線９を構成
するポリサイド層が形成される。
ン層と上層５Ｂおよび９Ｂを構成するーＳｉ２層は，い
ずれも周知のＣｖＤ法を用いてシリコン基板１上に堆積
される。なお，通常のマスクＲＯＭと同様に，第２図に
示すマスクＲＯＭにおいても，固定データ記憶用ＭＯＳ
トランジスタＴｒのすべてがエンハンスメント型に作製
され，固定データが書込まれないＭＯＳ トランジス
タＴｒのみがデプレッション型に変換される。そののち
に上記フローティングゲート５およびワード線９を構成
するポリサイド層が形成される。
上記ポリサイド層をフローティングゲート５およびワー
ド線９にパターンニングする。このパターンニングは周
知のＲＩＥ（反応性イオンエソチング）により行うこと
ができる。例えばレジストマスクを用い，弗素系または
塩素系のガスをエッチング剤として，上層５Ｂおよび９
Ｂと下層５八および９Ａを連続的にエッチングする。
ド線９にパターンニングする。このパターンニングは周
知のＲＩＥ（反応性イオンエソチング）により行うこと
ができる。例えばレジストマスクを用い，弗素系または
塩素系のガスをエッチング剤として，上層５Ｂおよび９
Ｂと下層５八および９Ａを連続的にエッチングする。
そののち，シリコン基板１上に，例えばＰＳＧから成る
層間絶縁層７を形成し，層間絶縁層７０所定領域にコン
タクトホールを形成する。そして層間絶縁層７上に，例
えばアルミニウム薄膜を堆積し，これをパターンニング
して，不純物領域３に接続された電極６が形成され，本
発明のマスクＲＯＭが完成される。
層間絶縁層７を形成し，層間絶縁層７０所定領域にコン
タクトホールを形成する。そして層間絶縁層７上に，例
えばアルミニウム薄膜を堆積し，これをパターンニング
して，不純物領域３に接続された電極６が形成され，本
発明のマスクＲＯＭが完成される。
本発明によれば，冗長記憶セルを併設することに起因す
るマスクＲＯＭのワード線における信号遅延が回避可能
となり，大容量かつ高速度のマスクＲＯＭの製造におけ
るチップ収率を向上可能とする効果がある。
るマスクＲＯＭのワード線における信号遅延が回避可能
となり，大容量かつ高速度のマスクＲＯＭの製造におけ
るチップ収率を向上可能とする効果がある。
第１図は本発明における冗長記憶セルの模式的構成図
第２図は本発明における固定データ記憶セル部の模式的
構成図， 第３図および第４図は従来のＥＰＩ？ＯＭの要部断面図 である。 図において， １はシリコン基板 ２は分離絶縁層， ３は不純物領域 ４はゲート酸化膜， ５と２０はフローティングゲート ５Ａと９八は下層， ５Ｂと９Ｂは上層 ６は電極， ７は眉間絶縁層， ８はソースおよびドレイン領域． ９はワード線， １０はソースおよびドレイン， １１はチャネル領域， １２はソース／ドレインコンタクト １３はコントロールゲートコンタクト，２１はコントロ
ールゲート である。
構成図， 第３図および第４図は従来のＥＰＩ？ＯＭの要部断面図 である。 図において， １はシリコン基板 ２は分離絶縁層， ３は不純物領域 ４はゲート酸化膜， ５と２０はフローティングゲート ５Ａと９八は下層， ５Ｂと９Ｂは上層 ６は電極， ７は眉間絶縁層， ８はソースおよびドレイン領域． ９はワード線， １０はソースおよびドレイン， １１はチャネル領域， １２はソース／ドレインコンタクト １３はコントロールゲートコンタクト，２１はコントロ
ールゲート である。
Claims (1)
- 【特許請求の範囲】 半導体基板と、 ゲート絶縁膜を介して該半導体基板上に形成されたポリ
サイド層をパターンニングして成るワード線と、該ワー
ド線の一部をゲート電極とし且つ該半導体基板に不純物
を選択的に導入して形成されたソースおよびドレインと
して成るＭＯＳトランジスタを記憶セルとして有するマ
スクＲＯＭと、該ポリサイド層をパターンニングして形
成されたフローティングゲートと該半導体基板に不純物
を選択的に導入して形成されたソースおよびドレインと
から構成された一層ゲート型ＥＰＲＯＭから成る冗長記
憶セル とを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5910389A JPH0793380B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5910389A JPH0793380B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02238661A true JPH02238661A (ja) | 1990-09-20 |
| JPH0793380B2 JPH0793380B2 (ja) | 1995-10-09 |
Family
ID=13103655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5910389A Expired - Lifetime JPH0793380B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793380B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07288291A (ja) * | 1994-04-19 | 1995-10-31 | Nec Corp | 不揮発性半導体記憶装置 |
| EP0896366A1 (en) * | 1997-07-31 | 1999-02-10 | STMicroelectronics, Inc. | EEPROM cell structure and fabrication process |
| US5889711A (en) * | 1997-10-27 | 1999-03-30 | Macronix International Co., Ltd. | Memory redundancy for high density memory |
| US5896327A (en) * | 1997-10-27 | 1999-04-20 | Macronix International Co., Ltd. | Memory redundancy circuit for high density memory with extra row and column for failed address storage |
| US6031771A (en) * | 1996-10-28 | 2000-02-29 | Macronix International Co., Ltd. | Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements |
| EP0946988A4 (en) * | 1996-10-28 | 2000-04-05 | Macronix Int Co Ltd | MEMORY REDUNDANCY CIRCUIT USING ISOLATED TRANSISTORS WITH A FLOATING POLYSILICON GRID AS REDUNDANCY ELEMENTS |
Citations (4)
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|---|---|---|---|---|
| JPS59188964A (ja) * | 1982-10-29 | 1984-10-26 | インモス，リミテツド | １つまたはそれ以上の欠陥があることが判明している行を有するｒｏｍアレイを修理する方法およびメモリ回路 |
| JPS60260147A (ja) * | 1984-06-06 | 1985-12-23 | Fujitsu Ltd | 半導体装置 |
| JPS61163660A (ja) * | 1985-01-14 | 1986-07-24 | Seiko Epson Corp | 半導体記憶素子 |
| JPS61198680A (ja) * | 1985-02-27 | 1986-09-03 | Sharp Corp | 半導体装置 |
-
1989
- 1989-03-10 JP JP5910389A patent/JPH0793380B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793380B2 (ja) | 1995-10-09 |
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