JPS60260147A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60260147A JPS60260147A JP59116015A JP11601584A JPS60260147A JP S60260147 A JPS60260147 A JP S60260147A JP 59116015 A JP59116015 A JP 59116015A JP 11601584 A JP11601584 A JP 11601584A JP S60260147 A JPS60260147 A JP S60260147A
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- JP
- Japan
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- rom
- gate
- insulating film
- channel region
- region
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に係り、特に、不揮発性記憶素子
、例えばイレーザブル・アンド・プログラマブル・リー
ドオンリメモリ （以下ＢＰ−ＲＯＭと称す）を有する
半導体装置の改良に関す。
、例えばイレーザブル・アンド・プログラマブル・リー
ドオンリメモリ （以下ＢＰ−ＲＯＭと称す）を有する
半導体装置の改良に関す。
上記ＢＰ−ＲＯＭは、消去ならびに書込みが可能な読、
み取り専用の半導体メモリで、同一構成のメモリであり
ながら、異なった制御プログラムなどを記憶させること
が出来番ため、例えば、数量の少ないシステムの制御プ
ログラムメモリ用や、パーツ′ ナルコンピュータ、ワ
ードプロセッサなどの実用化初期段階にある制御プログ
ラムメモリ用として多用されている。
み取り専用の半導体メモリで、同一構成のメモリであり
ながら、異なった制御プログラムなどを記憶させること
が出来番ため、例えば、数量の少ないシステムの制御プ
ログラムメモリ用や、パーツ′ ナルコンピュータ、ワ
ードプロセッサなどの実用化初期段階にある制御プログ
ラムメモリ用として多用されている。
然も、最近は、ワンチップマイコンとして、上記１！Ｐ
−ＲＯＭが論理回路と共に一つの半導体チップに形成さ
れる場合も少なくない。
−ＲＯＭが論理回路と共に一つの半導体チップに形成さ
れる場合も少なくない。
特に前記ワンチップマイコンの場合には、その便宜さも
さることながら、経済性が重視されるので、価格を安く
（て提供することが望まれる。
さることながら、経済性が重視されるので、価格を安く
（て提供することが望まれる。
また、大容量半導体メモリにおいては、メモリ容量に余
裕を設け、製造過程において該メモリ内に不良素子が形
成されても、該不良素子をメモリ機能から除外すること
によって、該メモリの救済を行うことがあり、この場合
、該除外は的確に行われることが望まれる。
裕を設け、製造過程において該メモリ内に不良素子が形
成されても、該不良素子をメモリ機能から除外すること
によって、該メモリの救済を行うことがあり、この場合
、該除外は的確に行われることが望まれる。
第２図は一来、のＵＰ−ＲＯＭの構造を模式的に示した
側断面図である。
側断面図である。
第２図図示において、１はｐ形シリコン（Ｓｔ）の基板
、２は二酸化シリコン（ＳｉＯ２）の素子分離領域、３
と４はｎ十型Ｓｔのソースとドレイン、５はチャネル領
域、６は５ｉＯｚの絶縁膜（ゲート酸化膜）、７はポリ
Ｓｔのフローティングゲート、８は５ｉＯｚの絶縁膜、
９はポリＳｉのコントロールゲート、１０は５ｉ０２の
絶縁層、３ａ、４ａ、９ａはそれぞれコンタクトホール
３ｂ、 ４ｂ、 ９ｂを通してソース３、ドレイン４、
コントロールゲート９を導出する電極である。
、２は二酸化シリコン（ＳｉＯ２）の素子分離領域、３
と４はｎ十型Ｓｔのソースとドレイン、５はチャネル領
域、６は５ｉＯｚの絶縁膜（ゲート酸化膜）、７はポリ
Ｓｔのフローティングゲート、８は５ｉＯｚの絶縁膜、
９はポリＳｉのコントロールゲート、１０は５ｉ０２の
絶縁層、３ａ、４ａ、９ａはそれぞれコンタクトホール
３ｂ、 ４ｂ、 ９ｂを通してソース３、ドレイン４、
コントロールゲート９を導出する電極である。
この構成において、電極導出されていないフローティン
グゲート７が電荷を蓄積していない場合には、通常の電
界効果トランジスタ（以下ＦＥＴと称す）のように、コ
ントロールゲート９に電圧が印加されるとチャネル領域
５にチャネルが形成されて、ソース３とドレイン４の間
が接続の状態になり、また、フローティングゲート７が
負電荷を蓄積している場合には、コントロールゲート９
に電圧を印加してもチャネル領域５にチャネルが形成さ
れず、ソース３とドレイン４の間が断の状態のままとな
って、メモリ機能を果たす。
グゲート７が電荷を蓄積していない場合には、通常の電
界効果トランジスタ（以下ＦＥＴと称す）のように、コ
ントロールゲート９に電圧が印加されるとチャネル領域
５にチャネルが形成されて、ソース３とドレイン４の間
が接続の状態になり、また、フローティングゲート７が
負電荷を蓄積している場合には、コントロールゲート９
に電圧を印加してもチャネル領域５にチャネルが形成さ
れず、ソース３とドレイン４の間が断の状態のままとな
って、メモリ機能を果たす。
上記負電荷の蓄積に関しては、ソース３とドレイン４お
よびコントロールゲート９間に所定の電圧を印加するこ
とにより該蓄積がなされ、紫外線を照射することにより
該蓄積電荷が除去されるので、任意のフローティングゲ
ート７に対して蓄積が可能である。
よびコントロールゲート９間に所定の電圧を印加するこ
とにより該蓄積がなされ、紫外線を照射することにより
該蓄積電荷が除去されるので、任意のフローティングゲ
ート７に対して蓄積が可能である。
また、論理回路を形成する金属酸化膜ゲートＦＥＴ（以
下ＭＯ５−ＰＥＴと称す）の構造は、模式的に側断面図
で示した第３図図示の如くである。
下ＭＯ５−ＰＥＴと称す）の構造は、模式的に側断面図
で示した第３図図示の如くである。
即ち、１は前出と同様な基板、１２は５ｉＯｚの素子分
離領域、１３と１４はｎ十型Ｓｉのソースとドレイン、
１５はチャネル領域、１６はＳｉＯ２の絶縁膜（ゲート
酸化膜）、１７は、ポリＳｔのゲート、２０は５ｉ０２
の絶縁層、１３ａ 、１４ａ 、１７ａはそれぞれコン
タクトホール１３ｂ 、 １４ｂ 、 １７ｂを通して
ソース１３、ドレイン１４、ゲート１７を導出する電極
である。
離領域、１３と１４はｎ十型Ｓｉのソースとドレイン、
１５はチャネル領域、１６はＳｉＯ２の絶縁膜（ゲート
酸化膜）、１７は、ポリＳｔのゲート、２０は５ｉ０２
の絶縁層、１３ａ 、１４ａ 、１７ａはそれぞれコン
タクトホール１３ｂ 、 １４ｂ 、 １７ｂを通して
ソース１３、ドレイン１４、ゲート１７を導出する電極
である。
また、先に述べたメモリ内の不良素子を除外することに
関しては、図示はないが、一般に該メモリの配線に、例
えば過電流の通電により破断するような“冗長回路のヒ
ユーズ”を設け、該ヒユーズの破断により不良素子をメ
モリ機能から除外している。しかしながら、この方法は
、的確な破断が行われなかったり他に悪影響を及ぼした
りする場合がある。
関しては、図示はないが、一般に該メモリの配線に、例
えば過電流の通電により破断するような“冗長回路のヒ
ユーズ”を設け、該ヒユーズの破断により不良素子をメ
モリ機能から除外している。しかしながら、この方法は
、的確な破断が行われなかったり他に悪影響を及ぼした
りする場合がある。
先に述べたように、第２図図示のＥＰ−ＲＯＭと第３図
図示のＭＯＳ−ＦＩ？Ｔとを同一チップに形成する場合
には、両図から明らかなように、ＭＯＳ−Ｆｔ！Ｔ領域
におけるチャネル領域１５上のゲートが一層構造である
にもかかわらず、ＢＰ−ＲＯＭ領域におけるチャネル領
域５上のゲートが二層構造であるため、該チップの製造
工程が該二層構造を形成する工程となり、該一層構造の
場合より工程数が多く製造費用が嵩む問題点を有する。
図示のＭＯＳ−ＦＩ？Ｔとを同一チップに形成する場合
には、両図から明らかなように、ＭＯＳ−Ｆｔ！Ｔ領域
におけるチャネル領域１５上のゲートが一層構造である
にもかかわらず、ＢＰ−ＲＯＭ領域におけるチャネル領
域５上のゲートが二層構造であるため、該チップの製造
工程が該二層構造を形成する工程となり、該一層構造の
場合より工程数が多く製造費用が嵩む問題点を有する。
また、′冗長回路のヒユーズ”にＢＰ−ＲＯＭを充当す
れば、前記除外は的確に且つ任意に（再プログラム可能
に）行うことが可能になるが、前記二層構造の構成では
当該メモリの製造費用が嵩み、実用の対象になっていな
い。
れば、前記除外は的確に且つ任意に（再プログラム可能
に）行うことが可能になるが、前記二層構造の構成では
当該メモリの製造費用が嵩み、実用の対象になっていな
い。
上記問題点は、半導体基板表面に素子分離領域を挟んで
設けられたチャネル領域およびコントロールゲートと、
絶縁層を介し該チャネル領域およびコントロールゲート
上に連通して設けられたフローティングゲートとを含ん
で形成された不揮発性記憶素子を有してなる本発明の半
導体装置によって解決される。
設けられたチャネル領域およびコントロールゲートと、
絶縁層を介し該チャネル領域およびコントロールゲート
上に連通して設けられたフローティングゲートとを含ん
で形成された不揮発性記憶素子を有してなる本発明の半
導体装置によって解決される。
第２図図示のＥＰ−ＲＯＭの作動において、チャネル領
域５、フローティングゲート７、コントロールゲート９
の関係は、チャネル領域５とフローティングゲート７と
で形成する第一の容量と、フローティングゲート７とコ
ントロールゲート９とで形成する第二の容量とが直列に
接続された等価回路により、それぞれに賦与される電荷
の挙動が支配されている。
域５、フローティングゲート７、コントロールゲート９
の関係は、チャネル領域５とフローティングゲート７と
で形成する第一の容量と、フローティングゲート７とコ
ントロールゲート９とで形成する第二の容量とが直列に
接続された等価回路により、それぞれに賦与される電荷
の挙動が支配されている。
本発明によるＥＰ−ＲＯＭは、従来積層状に配置されて
いた第一の容量と第二の容量とを、前記等価回路を変え
ずに、同一面に横並びに配置したもので、コントロール
ゲートが基板に設けられるため前記一層構造となって、
ＭＣ３−ＦＥＴの製造工程と略同一工程で製造すること
が可能になる。
いた第一の容量と第二の容量とを、前記等価回路を変え
ずに、同一面に横並びに配置したもので、コントロール
ゲートが基板に設けられるため前記一層構造となって、
ＭＣ３−ＦＥＴの製造工程と略同一工程で製造すること
が可能になる。
このことから、例えば、同一チップにＭＣ３−ＰＥＴと
ＥＰ−ＲＯＭとを形成する場合に、該ＨＰ−ＲＯＭを本
ＥＰ−Ｒ囲にすることによって製造費用の低減が可能に
なり、例えば、ＥＰ−ＲＯＭを組み込んだワンチップマ
イコンを安価に提供することが可能になる。
ＥＰ−ＲＯＭとを形成する場合に、該ＨＰ−ＲＯＭを本
ＥＰ−Ｒ囲にすることによって製造費用の低減が可能に
なり、例えば、ＥＰ−ＲＯＭを組み込んだワンチップマ
イコンを安価に提供することが可能になる。
また、同様の理由から、メモリの“冗長回路のヒユーズ
”にＥＰ−ＲＯＭを導入することが可能になり、再プロ
グラム可能で信頼性の高いヒユーズを有するメモリの提
供が可能になる。
”にＥＰ−ＲＯＭを導入することが可能になり、再プロ
グラム可能で信頼性の高いヒユーズを有するメモリの提
供が可能になる。
以下本発明によるＥＰ−ＲＯＭの一実施例の構造を模式
的に示した第１図（図（ａ）は平面図、図＋ｂ＋、（ｃ
ｌ、（ｄ）は側断面図）により説明する。全図を通じ同
一符号は同一対象物を示す。
的に示した第１図（図（ａ）は平面図、図＋ｂ＋、（ｃ
ｌ、（ｄ）は側断面図）により説明する。全図を通じ同
一符号は同一対象物を示す。
第１図図示において、２２は５ｉ０２の素子分離領域、
２７はポリＳｉのフローティングゲート、２８は５ｉ０
２の絶縁膜、２９はｎ＋型Ｓｉのコントロールゲート、
３０は５ｉ０２の絶縁層、２２ａは素子分離領域２２の
一部でチャネル領域５とコントロールゲート２９との間
に介在する部分、２９ａはコンタクトホール２９ｂを通
してコントロールゲート２９を導出する電極である。
２７はポリＳｉのフローティングゲート、２８は５ｉ０
２の絶縁膜、２９はｎ＋型Ｓｉのコントロールゲート、
３０は５ｉ０２の絶縁層、２２ａは素子分離領域２２の
一部でチャネル領域５とコントロールゲート２９との間
に介在する部分、２９ａはコンタクトホール２９ｂを通
してコントロールゲート２９を導出する電極である。
フローティングゲート２７、絶縁膜２８、コントロール
ゲート２９などは、それぞれ第２図図示のフローティン
グゲート７、絶縁膜８、コントロールゲート９などに対
応したものである。
ゲート２９などは、それぞれ第２図図示のフローティン
グゲート７、絶縁膜８、コントロールゲート９などに対
応したものである。
即ち、従来フローティングゲート７の上に設けられた絶
縁膜８は、図（ｂ）図示の如く、素子分離領域２２ａを
挟んでチャネル領域５と横並びに設けられた絶縁膜２８
となり、コントロールゲート２９は絶縁膜２８の下に設
けられ、フローティングゲート２７は、素子分離領域２
２ａを跨ぎ絶縁膜６および２８の上に連通して設けられ
て、前記一層構造のＥＰ−ＲＯＭとなっている。
縁膜８は、図（ｂ）図示の如く、素子分離領域２２ａを
挟んでチャネル領域５と横並びに設けられた絶縁膜２８
となり、コントロールゲート２９は絶縁膜２８の下に設
けられ、フローティングゲート２７は、素子分離領域２
２ａを跨ぎ絶縁膜６および２８の上に連通して設けられ
て、前記一層構造のＥＰ−ＲＯＭとなっている。
ここで、チャネル領域５の大きさは、従来と同様に例え
ば約２μｍ角であり、フローティングゲート２７とコン
トロールゲート２９とが重なっている領域の大きさは、
両者間の容量値が第２図図示フローティングゲート７と
コントロールゲート９とで形成する容量値に合うように
、例えば約３μｍ角になっており、コンタクトホール３
ｂ、 ４ｂ、 ２９ｂの大きさは、共に従来と同じく約
２μｍ角で、当該ＥＰ−ＲＯＭ素子の大きさは略１０μ
ｍ角の領域に収まっている。
ば約２μｍ角であり、フローティングゲート２７とコン
トロールゲート２９とが重なっている領域の大きさは、
両者間の容量値が第２図図示フローティングゲート７と
コントロールゲート９とで形成する容量値に合うように
、例えば約３μｍ角になっており、コンタクトホール３
ｂ、 ４ｂ、 ２９ｂの大きさは、共に従来と同じく約
２μｍ角で、当該ＥＰ−ＲＯＭ素子の大きさは略１０μ
ｍ角の領域に収まっている。
かく形成されたＢＰ−ＲＯＭの作動は、上記説明から理
解出来るように、第２図図示のＥＰ−ＲＯＭと同様であ
る。
解出来るように、第２図図示のＥＰ−ＲＯＭと同様であ
る。
このＢＰ−ＲＯＭの製造においては、第３図図示のＭＣ
３−ＰＥＴと並べながら見ると判るように、コントロー
ルゲート２９はソース３．１３、ドレイン４．１４と同
類であり、フローティングゲート２７はゲー目７と同時
に形成可能で、その後の工程も該ＭＯ３−ＦＥＴと共通
で終了する。
３−ＰＥＴと並べながら見ると判るように、コントロー
ルゲート２９はソース３．１３、ドレイン４．１４と同
類であり、フローティングゲート２７はゲー目７と同時
に形成可能で、その後の工程も該ＭＯ３−ＦＥＴと共通
で終了する。
カくシて、本発明のＥＰ−ＲＯＭを使用することによッ
テ、例えば、同一チップニＭＯ３−ＦＥＴとＥＰ−ＲＯ
Ｍとを形成する場合の製造費用を低減させることが可能
になる。
テ、例えば、同一チップニＭＯ３−ＦＥＴとＥＰ−ＲＯ
Ｍとを形成する場合の製造費用を低減させることが可能
になる。
以上説明したように、本発明の構成によりＥＰ−Ｒ開の
チャネル領域上のゲートを一層構造にすることが出来て
、例えば、ＢＰ−ＲＯＭを紐み込んだワンチップマイコ
ンを安価に提供することや、再プログラム可能で信頼性
の高いヒユーズを有するメモリの提供を可能にさせる効
果がある。
チャネル領域上のゲートを一層構造にすることが出来て
、例えば、ＢＰ−ＲＯＭを紐み込んだワンチップマイコ
ンを安価に提供することや、再プログラム可能で信頼性
の高いヒユーズを有するメモリの提供を可能にさせる効
果がある。
図面において、
第１図は本発明によるＥＰ−ＲＯＭの一実施例の構造を
模式的に示した平面図（ａ）、側断面図中）、（Ｃ）、
（ｃｌ、 第２図は従来のＥＰ−ＲＯＭの構造を模式的に示した側
断面図、 第３図はＭＯＳ−ＦＥＴの構造を模式的に示した側断面
図である。 図中において、 ｌは基板、 ２．１２．２２．２２ａは素子分離領域、３．１３はソ
ース、 ４．１４はドレイン、 ５．１５はチャネル領域、 ６．１６．８．２８は絶縁膜、 ７．２７はフローティングゲート、 ９．２９はコントロールゲート、 １０、２０．３０は絶縁層、 ３ａ、１３ａ 、４ａ、１４ａ 、９ａ、 ２９ａは電
極、３ｂ、 １３ｂ 、 ４ｂ、 １４ｂ 、９ｂ、２
９ｂはコンタクトホール、 をそれぞれ示す。 事１図
模式的に示した平面図（ａ）、側断面図中）、（Ｃ）、
（ｃｌ、 第２図は従来のＥＰ−ＲＯＭの構造を模式的に示した側
断面図、 第３図はＭＯＳ−ＦＥＴの構造を模式的に示した側断面
図である。 図中において、 ｌは基板、 ２．１２．２２．２２ａは素子分離領域、３．１３はソ
ース、 ４．１４はドレイン、 ５．１５はチャネル領域、 ６．１６．８．２８は絶縁膜、 ７．２７はフローティングゲート、 ９．２９はコントロールゲート、 １０、２０．３０は絶縁層、 ３ａ、１３ａ 、４ａ、１４ａ 、９ａ、 ２９ａは電
極、３ｂ、 １３ｂ 、 ４ｂ、 １４ｂ 、９ｂ、２
９ｂはコンタクトホール、 をそれぞれ示す。 事１図
Claims (1)
- 半導体基板表面に素子分離領域を挟んで設けられたチャ
ネル領域およびコントロールゲートと、絶縁層を介し該
チャネル領域およびコントロールゲート上に連通して設
けられたフローティングゲートとを含んで形成された不
揮発性記憶素子を有してなることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116015A JPS60260147A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116015A JPS60260147A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60260147A true JPS60260147A (ja) | 1985-12-23 |
Family
ID=14676695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116015A Pending JPS60260147A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60260147A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63166274A (ja) * | 1986-12-22 | 1988-07-09 | エッセジーエッセ ミクロエレットロニカ ソチエタ ペル アノニマ | ビット毎に書込みおよび消去可能な単層ポリシリコン層を有するｅｅｐｒｏｍメモリセル |
| JPH02119185A (ja) * | 1988-06-30 | 1990-05-07 | Goldstar Semiconductor Co Ltd | Ｅｐｒｏｍセル |
| JPH02210698A (ja) * | 1989-02-10 | 1990-08-22 | Fujitsu Ltd | 半導体メモリ装置 |
| JPH02238661A (ja) * | 1989-03-10 | 1990-09-20 | Fujitsu Ltd | 半導体装置 |
| JPH02295171A (ja) * | 1989-05-09 | 1990-12-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH0316182A (ja) * | 1989-03-08 | 1991-01-24 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| JPH04359477A (ja) * | 1990-07-24 | 1992-12-11 | Sgs Thomson Microelectron Srl | Ｎチャネル単一ポリシリコンレベルｅｐｒｏｍセルを得るプロセスおよびそのプロセスによって得たセル |
| US5223731A (en) * | 1988-06-30 | 1993-06-29 | Goldstar Electron Co., Ltd. | EPROM cell using trench isolation to provide leak current immunity |
| US6751138B2 (en) | 1990-07-12 | 2004-06-15 | Renesas Technology Corporation | Semiconductor integrated circuit device |
-
1984
- 1984-06-06 JP JP59116015A patent/JPS60260147A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63166274A (ja) * | 1986-12-22 | 1988-07-09 | エッセジーエッセ ミクロエレットロニカ ソチエタ ペル アノニマ | ビット毎に書込みおよび消去可能な単層ポリシリコン層を有するｅｅｐｒｏｍメモリセル |
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| JPH04359477A (ja) * | 1990-07-24 | 1992-12-11 | Sgs Thomson Microelectron Srl | Ｎチャネル単一ポリシリコンレベルｅｐｒｏｍセルを得るプロセスおよびそのプロセスによって得たセル |
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