JPH0794104A - マイクロ真空増幅素子及びその製造方法 - Google Patents
マイクロ真空増幅素子及びその製造方法Info
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- JPH0794104A JPH0794104A JP17707194A JP17707194A JPH0794104A JP H0794104 A JPH0794104 A JP H0794104A JP 17707194 A JP17707194 A JP 17707194A JP 17707194 A JP17707194 A JP 17707194A JP H0794104 A JPH0794104 A JP H0794104A
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Abstract
(57)【要約】
【目的】この発明は、高放射効率で、製造が容易で、再
現性が良好で，エミッタ抵抗，ゲート電流が小さく，更
にアノード放熱性が良好であることを主要な目的とす
る。 【構成】キャビテイ(50)形成予定部に対応する箇所が開
口され、高融点金属からなる下層(82a) 及びこの下層(8
2a) 上に形成された上層(83a) からなる２層構造のエミ
ッタ(90)と、このエミッタ(90)と隣接して形成された層
間絶縁膜（84a)と、この層間絶縁膜(84a) に隣接して設
けられたゲート(85a) と、エミッタ(90)及びゲート(85
a) と電気的に絶縁されたアノード(87a) とを具備し、
前記キャビテイ(50)内における前記エミッタ(90)の下層
の先端が上層の端面より内側に突出し、かつ前記ゲート
(85a) の先端が前記層間絶縁膜(84a) の端面より後退し
ていることを特徴とする電界放射エミッタ。
現性が良好で，エミッタ抵抗，ゲート電流が小さく，更
にアノード放熱性が良好であることを主要な目的とす
る。 【構成】キャビテイ(50)形成予定部に対応する箇所が開
口され、高融点金属からなる下層(82a) 及びこの下層(8
2a) 上に形成された上層(83a) からなる２層構造のエミ
ッタ(90)と、このエミッタ(90)と隣接して形成された層
間絶縁膜（84a)と、この層間絶縁膜(84a) に隣接して設
けられたゲート(85a) と、エミッタ(90)及びゲート(85
a) と電気的に絶縁されたアノード(87a) とを具備し、
前記キャビテイ(50)内における前記エミッタ(90)の下層
の先端が上層の端面より内側に突出し、かつ前記ゲート
(85a) の先端が前記層間絶縁膜(84a) の端面より後退し
ていることを特徴とする電界放射エミッタ。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はマイクロ真空増幅素子
及びその製造方法に関し、特に超高速ダイオード，３極
増幅管等エレクトロニクス全般に適用可能なマイクロ真
空増幅素子及びその製造方法に関する。
及びその製造方法に関し、特に超高速ダイオード，３極
増幅管等エレクトロニクス全般に適用可能なマイクロ真
空増幅素子及びその製造方法に関する。
【０００２】
【従来の技術】従来、マイクロ真空増幅素子の製造方法
としては、次の４つの方法が提案されている。 （イ）アパチャー自己閉塞型２元蒸着法（図４参照） この方法は、例えば高濃度にドープしたＳｉ等の導電性
基板１上にＳｉＯ2 等からなる第１層間絶縁膜２，ゲー
ト３を形成した後、上層よりセルフアラインメント法で
エッチングしてキャビティを形成し、更に２元蒸着法に
より第２層間絶縁膜（Ａｌ2 Ｏ3 等）４及びエミッタコ
ーン（Ｍｏ，Ｗ等）５を同時に形成した（図４（Ａ））
後、最上層にアノード層６を堆積し、このアノード層６
と第２層間絶縁膜４を再びセルフアラインメント法で窓
明けし（図４（Ｂ））、マイクロ真空増幅素子を製造す
る方法である。なお、図４（Ａ）では、便宜上エミッタ
コーン５になる直前の状態を示している。
としては、次の４つの方法が提案されている。 （イ）アパチャー自己閉塞型２元蒸着法（図４参照） この方法は、例えば高濃度にドープしたＳｉ等の導電性
基板１上にＳｉＯ2 等からなる第１層間絶縁膜２，ゲー
ト３を形成した後、上層よりセルフアラインメント法で
エッチングしてキャビティを形成し、更に２元蒸着法に
より第２層間絶縁膜（Ａｌ2 Ｏ3 等）４及びエミッタコ
ーン（Ｍｏ，Ｗ等）５を同時に形成した（図４（Ａ））
後、最上層にアノード層６を堆積し、このアノード層６
と第２層間絶縁膜４を再びセルフアラインメント法で窓
明けし（図４（Ｂ））、マイクロ真空増幅素子を製造す
る方法である。なお、図４（Ａ）では、便宜上エミッタ
コーン５になる直前の状態を示している。
【０００３】（ロ）単結晶Ｓｉ異方性エッチング法（図
５参照） この方法は、高濃度に不純物をドープしたＮ型（１０
０）Ｓｉ基板11表面を熱酸化し、キャビティ形成予定上
部以外のＳｉＯ2 をエッチング除去した後、これをマス
クとして Ｓｉ基板11をＫＯＨなどにより異方性エッチ
ングし、更に熱酸化，真空蒸着による第１層間絶縁膜
２，ゲート３，第２層間絶縁膜４，アノード層６を形成
し（図５（Ａ））、この後熱酸化ＳｉＯ2 をスライトエ
ッチングしてマスク層と，エミッタ錐12上のＳｉＯ2 を
除去してエミッタ錐を露出させ（図５（Ｂ））、マイク
ロ真空増幅素子を製造する方法である。
５参照） この方法は、高濃度に不純物をドープしたＮ型（１０
０）Ｓｉ基板11表面を熱酸化し、キャビティ形成予定上
部以外のＳｉＯ2 をエッチング除去した後、これをマス
クとして Ｓｉ基板11をＫＯＨなどにより異方性エッチ
ングし、更に熱酸化，真空蒸着による第１層間絶縁膜
２，ゲート３，第２層間絶縁膜４，アノード層６を形成
し（図５（Ａ））、この後熱酸化ＳｉＯ2 をスライトエ
ッチングしてマスク層と，エミッタ錐12上のＳｉＯ2 を
除去してエミッタ錐を露出させ（図５（Ｂ））、マイク
ロ真空増幅素子を製造する方法である。
【０００４】（ハ）カスプモールド型法（図６参照） この方法は、（１００）Ｓｉ基板20を選択的に異方性エ
ッチングした後、全面にアノード材料層21，ＳｉＯ2 等
の層間絶縁膜22，ゲート材料層23，ＳｉＯ2 等の層間絶
縁膜24及びエミッタと最終的な基板となる多結晶シリコ
ン層25（又は金属層）を順次形成し（図６（Ａ））、前
記基板20を表側に多結晶シリコン層25を裏側にしてＳｉ
基板20を全面エッチングし，更にフォトレジスト26を塗
布し（図６（Ｂ））、その後Ｏ2 プラズマによる尖端部
レジスト灰化除去，及びセルフアライメントエッチング
によりキャビティを形成し（図６（Ｃ））、マイクロ真
空増幅素子を製造する方法である。
ッチングした後、全面にアノード材料層21，ＳｉＯ2 等
の層間絶縁膜22，ゲート材料層23，ＳｉＯ2 等の層間絶
縁膜24及びエミッタと最終的な基板となる多結晶シリコ
ン層25（又は金属層）を順次形成し（図６（Ａ））、前
記基板20を表側に多結晶シリコン層25を裏側にしてＳｉ
基板20を全面エッチングし，更にフォトレジスト26を塗
布し（図６（Ｂ））、その後Ｏ2 プラズマによる尖端部
レジスト灰化除去，及びセルフアライメントエッチング
によりキャビティを形成し（図６（Ｃ））、マイクロ真
空増幅素子を製造する方法である。
【０００５】（ニ）ディスクエッジ型薄膜エミッタの製
造方法（図７参照） この方法は、（１００）Ｓｉ基板20上にエミッタとな
る，例えばノンドープＳｉ層（又はＷ層）31，フォトレ
ジスト層32を形成した後、異方性エッチングにより基板
20をエッチングし（図７（Ａ））、更に全面に層間絶縁
膜となる，例えば（ＳｉＯ2 ＋Ａｌ2 Ｏ3 ）複合層33，
ゲートとなる，例えばＮｂ層34を形成し（図７
（Ｂ））、しかる後フォトレジスト層32を除去（リフト
オフ）し（図７（Ｃ））、マイクロ真空増幅素子を製造
する方法である。なお、この場合、金属製アノード35は
キャビティ上方空間に配置されるのが一般である。
造方法（図７参照） この方法は、（１００）Ｓｉ基板20上にエミッタとな
る，例えばノンドープＳｉ層（又はＷ層）31，フォトレ
ジスト層32を形成した後、異方性エッチングにより基板
20をエッチングし（図７（Ａ））、更に全面に層間絶縁
膜となる，例えば（ＳｉＯ2 ＋Ａｌ2 Ｏ3 ）複合層33，
ゲートとなる，例えばＮｂ層34を形成し（図７
（Ｂ））、しかる後フォトレジスト層32を除去（リフト
オフ）し（図７（Ｃ））、マイクロ真空増幅素子を製造
する方法である。なお、この場合、金属製アノード35は
キャビティ上方空間に配置されるのが一般である。
【０００６】
【発明が解決しようとする課題】しかしながら、従来技
術によれば、以下に述べる問題点を有する。 上記（イ）の方法：有効な放射電流密度を得るには、エ
ミッタ尖端曲率半径２nm以下程度必要である。この方法
では５nm以下にすることが極めて困難で、かつエミッタ
・ゲート間距離を常に一定に再現することは困難であ
る。また、エミッタ・ゲート間に遮蔽物もない。従っ
て、ゲート電流を減らすことが困難である。更に、アノ
ードは最上層にあるため、アノードの放熱性が良くな
い。また、製造プロセスが複雑である。
術によれば、以下に述べる問題点を有する。 上記（イ）の方法：有効な放射電流密度を得るには、エ
ミッタ尖端曲率半径２nm以下程度必要である。この方法
では５nm以下にすることが極めて困難で、かつエミッタ
・ゲート間距離を常に一定に再現することは困難であ
る。また、エミッタ・ゲート間に遮蔽物もない。従っ
て、ゲート電流を減らすことが困難である。更に、アノ
ードは最上層にあるため、アノードの放熱性が良くな
い。また、製造プロセスが複雑である。
【０００７】上記（ロ）の方法：尖端材料がＳｉのた
め、表面仕事関数が大きい。従って、放射効率上不利で
ある。また、尖端金属コーティング法は現在の技術では
問題がある（表面移動，蒸発等）。更に、Ｓｉ錐内部抵
抗，即ちエミッタ内部抵抗が高い。更には、エミッタ・
ゲート間距離微調整が困難である。また、エミッタ・ゲ
ート間に遮蔽物がなく、更にアノードの放熱性も良くな
い。
め、表面仕事関数が大きい。従って、放射効率上不利で
ある。また、尖端金属コーティング法は現在の技術では
問題がある（表面移動，蒸発等）。更に、Ｓｉ錐内部抵
抗，即ちエミッタ内部抵抗が高い。更には、エミッタ・
ゲート間距離微調整が困難である。また、エミッタ・ゲ
ート間に遮蔽物がなく、更にアノードの放熱性も良くな
い。
【０００８】上記（ハ）の方法：塗布フォトレジストの
膜厚を均一にすることは困難である。従って、ゲートア
パチャー形状が不均一になりやすい。また、アノードが
最上層にあるため、アノードの放熱性が良くない。ま
た、製造プロセスが複雑である。
膜厚を均一にすることは困難である。従って、ゲートア
パチャー形状が不均一になりやすい。また、アノードが
最上層にあるため、アノードの放熱性が良くない。ま
た、製造プロセスが複雑である。
【０００９】上記（ニ）の方法：エミッタが単層膜であ
るため、強度と内部抵抗の問題からあまり薄くできず、
従ってエミッタ断面曲率半径を２nm以下にすることが困
難である。また、エミッタ・ゲート間距離を精度良く制
御することが困難である。
るため、強度と内部抵抗の問題からあまり薄くできず、
従ってエミッタ断面曲率半径を２nm以下にすることが困
難である。また、エミッタ・ゲート間距離を精度良く制
御することが困難である。
【００１０】この発明はこうした事情を考慮してなされ
たもので、高放射効率であるとともに、製造が容易であ
り、かつ再現性が良好で，エミッタ抵抗，ゲート電流が
小さく，更にアノード放熱性が良好なマイクロ真空増幅
素子及びその製造方法を提供することを目的とする
たもので、高放射効率であるとともに、製造が容易であ
り、かつ再現性が良好で，エミッタ抵抗，ゲート電流が
小さく，更にアノード放熱性が良好なマイクロ真空増幅
素子及びその製造方法を提供することを目的とする
【００１１】
【課題を解決するための手段】本願第１の発明は、キャ
ビテイ形成予定部に対応する箇所が開口され、高融点金
属からなる下層及びこの下層上に形成された上層からな
る２層構造のエミッタと、このエミッタと隣接して形成
された層間絶縁膜と、この層間絶縁膜に隣接して設けら
れたゲートと、エミッタ及びゲートと電気的に絶縁され
たアノードとを具備し、前記キャビテイ内における前記
エミッタの下層の先端が上層の端面より内側に突出し、
かつ前記ゲートの先端が第２層間絶縁膜の端面より後退
していることを特徴とするマイクロ真空増幅素子であ
る。
ビテイ形成予定部に対応する箇所が開口され、高融点金
属からなる下層及びこの下層上に形成された上層からな
る２層構造のエミッタと、このエミッタと隣接して形成
された層間絶縁膜と、この層間絶縁膜に隣接して設けら
れたゲートと、エミッタ及びゲートと電気的に絶縁され
たアノードとを具備し、前記キャビテイ内における前記
エミッタの下層の先端が上層の端面より内側に突出し、
かつ前記ゲートの先端が第２層間絶縁膜の端面より後退
していることを特徴とするマイクロ真空増幅素子であ
る。
【００１２】本願第２の発明は、導電性基板と、この導
電性基板上に設けられ，キャビテイ形成予定部に対応す
る箇所が開口された第１層間絶縁膜と、この第１層間絶
縁膜上に形成されたゲートと、このゲート上に形成され
た第２層間絶縁膜と、この第２層間絶縁膜上に形成さ
れ，高融点金属からなる下層及びこの下層上に形成され
た上層からなる２層構造のエミッタとを具備し、前記キ
ャビテイ内における前記エミッタの下層の先端が上層の
端面より内側に突出し、かつ前記ゲートの先端が前記層
間絶縁膜の端面より後退していることを特徴とするマイ
クロ真空増幅素子である。
電性基板上に設けられ，キャビテイ形成予定部に対応す
る箇所が開口された第１層間絶縁膜と、この第１層間絶
縁膜上に形成されたゲートと、このゲート上に形成され
た第２層間絶縁膜と、この第２層間絶縁膜上に形成さ
れ，高融点金属からなる下層及びこの下層上に形成され
た上層からなる２層構造のエミッタとを具備し、前記キ
ャビテイ内における前記エミッタの下層の先端が上層の
端面より内側に突出し、かつ前記ゲートの先端が前記層
間絶縁膜の端面より後退していることを特徴とするマイ
クロ真空増幅素子である。
【００１３】本願第３の発明は、電気絶縁性基板と、こ
の電気絶縁性基板上に設けられキャビテイ形成予定部に
対応する箇所が開口され、かつ高融点金属からなる下層
及びこの下層上に形成された上層からなる２層構造のエ
ミッタと、このエミッタ上に形成された層間絶縁膜と、
この層間絶縁膜上に形成されたゲートと、このゲートと
電気的に絶縁されて設けられたアノードとを具備し、前
記キャビテイ内における前記エミッタの下層の先端が上
層の端面より内側に突出し、かつ前記ゲートの先端が前
記層間絶縁膜の端面より後退していることを特徴とする
マイクロ真空増幅素子である。
の電気絶縁性基板上に設けられキャビテイ形成予定部に
対応する箇所が開口され、かつ高融点金属からなる下層
及びこの下層上に形成された上層からなる２層構造のエ
ミッタと、このエミッタ上に形成された層間絶縁膜と、
この層間絶縁膜上に形成されたゲートと、このゲートと
電気的に絶縁されて設けられたアノードとを具備し、前
記キャビテイ内における前記エミッタの下層の先端が上
層の端面より内側に突出し、かつ前記ゲートの先端が前
記層間絶縁膜の端面より後退していることを特徴とする
マイクロ真空増幅素子である。
【００１４】本願第４の発明は、導電性基板上に第１層
間絶縁膜，ゲート材料層，第２層間絶縁膜，高融点金属
からなるエミッタ用下層材料膜及び上層材料膜を順次形
成する工程と、前記上層材料膜上にキャビティ形成予定
部に対応する箇所が開口されたエッチング用マスク材を
形成する工程と、前記マスク材を用いて前記上層材料膜
を選択的に除去して上層を形成する工程と、前記上層を
マスクとして前記下層材料膜を選択的に除去し、前記上
層とエミッタを構成するとともに先端が上層の端面より
内側に突出した下層を形成する工程と、前記上層及び下
層をマスクとして前記第２層間絶縁膜を選択的に除去す
る工程と、前記第２層間絶縁膜をマスクとして前記ゲー
ト材料層を選択的に除去し、先端が第２層間絶縁膜の端
面より後退したゲートを形成する工程と、前記第２層間
絶縁膜をマスクとして第１層間絶縁膜を選択的に除去す
る工程とを具備することを特徴とするマイクロ真空増幅
素子の製造方法である。
間絶縁膜，ゲート材料層，第２層間絶縁膜，高融点金属
からなるエミッタ用下層材料膜及び上層材料膜を順次形
成する工程と、前記上層材料膜上にキャビティ形成予定
部に対応する箇所が開口されたエッチング用マスク材を
形成する工程と、前記マスク材を用いて前記上層材料膜
を選択的に除去して上層を形成する工程と、前記上層を
マスクとして前記下層材料膜を選択的に除去し、前記上
層とエミッタを構成するとともに先端が上層の端面より
内側に突出した下層を形成する工程と、前記上層及び下
層をマスクとして前記第２層間絶縁膜を選択的に除去す
る工程と、前記第２層間絶縁膜をマスクとして前記ゲー
ト材料層を選択的に除去し、先端が第２層間絶縁膜の端
面より後退したゲートを形成する工程と、前記第２層間
絶縁膜をマスクとして第１層間絶縁膜を選択的に除去す
る工程とを具備することを特徴とするマイクロ真空増幅
素子の製造方法である。
【００１５】この発明において、前記導電性基板の材質
としては、例えば金属基板，半導体基板，表面に金属を
被覆した半導体基板，表面に金属を被覆した絶縁性基板
が挙げられる。この発明において、前記層間絶縁膜の材
質としては、ＳｉＯ2 ，Ｓｉ3 Ｎ4 ，Ａｌ2 Ｏ3 ，又は
ＴａＯｘ等の高絶縁性材料が挙げられる。また、これら
層間絶縁膜の形成方法としては、ＣＶＤ法，スパッタリ
ング法，又は真空蒸着法等が挙げられる。更に、第１層
間絶縁膜のエッチングレートに対し第２層間絶縁膜のそ
れを小さくするか，または両者の選択的なエッチングを
可能にさせうる組合わせとしては、例えば第１層間絶縁
膜の材質をＳｉＯ2 とするとともに，第２層間絶縁膜を
Ｓｉ3 Ｎ4 とし，かつ弗酸と弗化アンモニウムとの混合
液と熱リン酸を選択的に用いる手段が挙げられる。更
に、ＣＦ4 ＋Ｏ2 ＋Ｎ2 ガス等によるプラズマドライエ
ッチングを組み合わせても良い。
としては、例えば金属基板，半導体基板，表面に金属を
被覆した半導体基板，表面に金属を被覆した絶縁性基板
が挙げられる。この発明において、前記層間絶縁膜の材
質としては、ＳｉＯ2 ，Ｓｉ3 Ｎ4 ，Ａｌ2 Ｏ3 ，又は
ＴａＯｘ等の高絶縁性材料が挙げられる。また、これら
層間絶縁膜の形成方法としては、ＣＶＤ法，スパッタリ
ング法，又は真空蒸着法等が挙げられる。更に、第１層
間絶縁膜のエッチングレートに対し第２層間絶縁膜のそ
れを小さくするか，または両者の選択的なエッチングを
可能にさせうる組合わせとしては、例えば第１層間絶縁
膜の材質をＳｉＯ2 とするとともに，第２層間絶縁膜を
Ｓｉ3 Ｎ4 とし，かつ弗酸と弗化アンモニウムとの混合
液と熱リン酸を選択的に用いる手段が挙げられる。更
に、ＣＦ4 ＋Ｏ2 ＋Ｎ2 ガス等によるプラズマドライエ
ッチングを組み合わせても良い。
【００１６】この発明において、前記ゲートの材料とし
ては、例えばＣｒ，Ｐｔ，ＮｉＣｒ，Ｗ，Ｔｉ又は高導
電性（高濃度ドープ）アモルファスＳｉが挙げられる。
又、前記ゲートの形成方法としては、ＣＶＤ法，スパッ
タリング法，又は真空蒸着法等が挙げられる。
ては、例えばＣｒ，Ｐｔ，ＮｉＣｒ，Ｗ，Ｔｉ又は高導
電性（高濃度ドープ）アモルファスＳｉが挙げられる。
又、前記ゲートの形成方法としては、ＣＶＤ法，スパッ
タリング法，又は真空蒸着法等が挙げられる。
【００１７】この発明において、前記エミッタの一構成
である下層の材料としては、例えばＣｒ，Ｐｔ，ＮｉＣ
ｒ，Ｗ，Ｙｉ又は高導電性（高濃度ドープ）アモルファ
スＳｉが挙げられる。又、前記下層の形成方法として
は、ＣＶＤ法，スパッタリング法，又は真空蒸着法等が
挙げられる。一方、前記エミッタの一構成である上層の
材料としては、比較的膜厚を大きくでき，かつ低応力な
低融点であり，下層との選択的なエッチング可能な金属
例えばＡｌ，Ａｕ等が挙げられる。
である下層の材料としては、例えばＣｒ，Ｐｔ，ＮｉＣ
ｒ，Ｗ，Ｙｉ又は高導電性（高濃度ドープ）アモルファ
スＳｉが挙げられる。又、前記下層の形成方法として
は、ＣＶＤ法，スパッタリング法，又は真空蒸着法等が
挙げられる。一方、前記エミッタの一構成である上層の
材料としては、比較的膜厚を大きくでき，かつ低応力な
低融点であり，下層との選択的なエッチング可能な金属
例えばＡｌ，Ａｕ等が挙げられる。
【００１８】
【作用】この発明によれば、高放射効率であるととも
に、製造が容易であり、かつ再現性が良好で，エミッタ
抵抗，ゲート電流が小さく，更にアノード放熱性が良好
なマイクロ真空増幅素子が得られる。
に、製造が容易であり、かつ再現性が良好で，エミッタ
抵抗，ゲート電流が小さく，更にアノード放熱性が良好
なマイクロ真空増幅素子が得られる。
【００１９】
【実施例】以下、この発明の実施例について図面を参照
して説明する。 （実施例１）図１（Ａ）〜（Ｃ）及び図２（Ａ），
（Ｂ）を参照して説明する。まず、この発明に係るマイ
クロ真空増幅素子の製造方法について説明する。 （１）まず、アノードを兼ねる高濃度ドープＳｉ基板41
上に、ＳｉＯ2 からなる第１層間絶縁膜42，金属層43，
ＳｉＯ2 らなる第２層間絶縁膜44，ＮｉＣｒからなる下
層45，Ａｌからなる上層46，及びキャビティ形成予定部
に対応する箇所が開口したフォトレジスト47を形成した
（図１（Ａ）参照）。
して説明する。 （実施例１）図１（Ａ）〜（Ｃ）及び図２（Ａ），
（Ｂ）を参照して説明する。まず、この発明に係るマイ
クロ真空増幅素子の製造方法について説明する。 （１）まず、アノードを兼ねる高濃度ドープＳｉ基板41
上に、ＳｉＯ2 からなる第１層間絶縁膜42，金属層43，
ＳｉＯ2 らなる第２層間絶縁膜44，ＮｉＣｒからなる下
層45，Ａｌからなる上層46，及びキャビティ形成予定部
に対応する箇所が開口したフォトレジスト47を形成した
（図１（Ａ）参照）。
【００２０】（２）次に、前記フォトレジスト47をマス
クとして硝酸＋リン酸＋酢酸によるウェットエッチン
グ，又はＣＣｌ4 ガスによるリアクティブドライエッチ
ング等により、前記上層46を選択的にエッチング除去し
た。つづいて、前記フォトレジスト47を除去した後、パ
ターニングした上層46をマスクとしてＡｒガス等を用い
たスパッタエッチングなどにより前記下層45を硝酸セリ
ウム系混酸等により選択的にエッチング除去し、パター
ニングした上層46及び下層45からなるエミッタ48を形成
した（図１（Ｂ）参照）。ここで、前記下層45の先端
は、上層46の端面と略同一か，若干後退している。
クとして硝酸＋リン酸＋酢酸によるウェットエッチン
グ，又はＣＣｌ4 ガスによるリアクティブドライエッチ
ング等により、前記上層46を選択的にエッチング除去し
た。つづいて、前記フォトレジスト47を除去した後、パ
ターニングした上層46をマスクとしてＡｒガス等を用い
たスパッタエッチングなどにより前記下層45を硝酸セリ
ウム系混酸等により選択的にエッチング除去し、パター
ニングした上層46及び下層45からなるエミッタ48を形成
した（図１（Ｂ）参照）。ここで、前記下層45の先端
は、上層46の端面と略同一か，若干後退している。
【００２１】（３）次に、前記下層45をマスクとして前
記第２層間絶縁膜44をフッ酸とフッ化アンモニウム混液
を用いて選択的に除去した。つづいて、ポジ型フォトレ
ジストを全面塗布し，露光，現像した後、前記第２層間
絶縁膜44をマスクとして前記金属層43を選択的に除去
し、更にフッ酸，フッ化アンモニウム混液を用いて第１
層間絶縁膜43をエッチングし、先端が第２層間絶縁膜44
の端面より後退したゲート49と基板の露出したキャビテ
ィ50を形成した。更に、上記ポジ型フォトレジストを除
去した後、リン酸と酢酸及び硝酸の混液を用いて上層46
をスライトエッチングして、上層46の端部を下層の端部
より後退させて最終的なマイクロ真空増幅素子を形成し
た（図１（Ｃ）参照）。なお、図１（Ｃ）の要部Ｘの拡
大図は図２（Ａ）に、図１（Ｃ）の要部Ｙの拡大図は図
２（Ｂ）に示した。なお、図２（Ｂ）において、点線は
上層のエッチング前の状態を示す。また、図２（Ｂ）に
おいて、下層の膜厚をｄとすれば、先端の曲率半径をｒ
とした場合、ｒ≦ｄ／２となる。
記第２層間絶縁膜44をフッ酸とフッ化アンモニウム混液
を用いて選択的に除去した。つづいて、ポジ型フォトレ
ジストを全面塗布し，露光，現像した後、前記第２層間
絶縁膜44をマスクとして前記金属層43を選択的に除去
し、更にフッ酸，フッ化アンモニウム混液を用いて第１
層間絶縁膜43をエッチングし、先端が第２層間絶縁膜44
の端面より後退したゲート49と基板の露出したキャビテ
ィ50を形成した。更に、上記ポジ型フォトレジストを除
去した後、リン酸と酢酸及び硝酸の混液を用いて上層46
をスライトエッチングして、上層46の端部を下層の端部
より後退させて最終的なマイクロ真空増幅素子を形成し
た（図１（Ｃ）参照）。なお、図１（Ｃ）の要部Ｘの拡
大図は図２（Ａ）に、図１（Ｃ）の要部Ｙの拡大図は図
２（Ｂ）に示した。なお、図２（Ｂ）において、点線は
上層のエッチング前の状態を示す。また、図２（Ｂ）に
おいて、下層の膜厚をｄとすれば、先端の曲率半径をｒ
とした場合、ｒ≦ｄ／２となる。
【００２２】しかして、上記実施例１に係るマイクロ真
空増幅素子は、図１（Ｃ）及び図２に示すように、エミ
ッタ48の一構成である下層45の先端を上層46の端面より
キャビティ形成予定部側に突出するとともに、ゲート49
の先端を第２層間絶縁膜44の端面より後退した構成した
ことを特徴とする。従って、高放射効率であるととも
に、製造が容易であり、かつ再現性が良好で，エミッタ
抵抗，ゲート電流が小さく，更にアノード放熱性が良好
なマイクロ真空増幅素子が得られる。また、上記のよう
にして得られたマイクロ真空増幅素子を、例えば図３の
ような接続をすることにより、従来の三極真空菅と類似
の電圧（又は電力）増幅特性を得られる。
空増幅素子は、図１（Ｃ）及び図２に示すように、エミ
ッタ48の一構成である下層45の先端を上層46の端面より
キャビティ形成予定部側に突出するとともに、ゲート49
の先端を第２層間絶縁膜44の端面より後退した構成した
ことを特徴とする。従って、高放射効率であるととも
に、製造が容易であり、かつ再現性が良好で，エミッタ
抵抗，ゲート電流が小さく，更にアノード放熱性が良好
なマイクロ真空増幅素子が得られる。また、上記のよう
にして得られたマイクロ真空増幅素子を、例えば図３の
ような接続をすることにより、従来の三極真空菅と類似
の電圧（又は電力）増幅特性を得られる。
【００２３】また、上記実施例では、最上層（上層46）
からセルフアラインメントにより順次エッチング及び最
上層スライトエッチングを行なうことにより、下層45の
膜厚を５nm以下に比較的に容易に実現できる。即ち、下
層45の先端の曲率半径ｒを略２nm以下に無理なく実現で
きる。また、エミッタ（下層）・ゲート間の膜厚を数オ
ングストローム（Ａ）オーダーで制御可能である。更
に、セルファアラインメント法により、ゲート，下層，
上層の幾何学的位置を正確に設定できる。更には、第２
層間絶縁膜44の膜厚を数１０nm〜数１００nmにする事
で、数Ｖ〜数十Ｖの低ゲート電圧動作が可能になる。
からセルフアラインメントにより順次エッチング及び最
上層スライトエッチングを行なうことにより、下層45の
膜厚を５nm以下に比較的に容易に実現できる。即ち、下
層45の先端の曲率半径ｒを略２nm以下に無理なく実現で
きる。また、エミッタ（下層）・ゲート間の膜厚を数オ
ングストローム（Ａ）オーダーで制御可能である。更
に、セルファアラインメント法により、ゲート，下層，
上層の幾何学的位置を正確に設定できる。更には、第２
層間絶縁膜44の膜厚を数１０nm〜数１００nmにする事
で、数Ｖ〜数十Ｖの低ゲート電圧動作が可能になる。
【００２４】（実施例２）図８〜図11を参照して説明す
る。まず、この発明に係る電界放射エミッタの製造方法
について説明する。
る。まず、この発明に係る電界放射エミッタの製造方法
について説明する。
【００２５】（１）まず、高濃度にボロンをドープした
ｐ型のシリコン（Ｓｉ）単結晶基板81上に、厚さ約５nm
のＮｉＣｒ層82、厚さ約１００nmの第１のＡｌ層83、厚
さ約２００nmの第１のＳｉ3 Ｎ4 層84、厚さ約１００nm
の第２のＡｌ層85、厚さ約４００nmの第１のＳｉＯ2 層
86、厚さ約２００nmの第３のＡｌ層87、厚さ約１００nm
の第２のＳｉＯ2 層88、厚さ約１００nmの第２のＳｉ3
Ｎ4 層89を順次形成した。つづいて、前記第２のＳｉ3
Ｎ4 層89上に、露光，現像によりキャビティ形成予定部
に対応する箇所が開口したフォトレジスト90を形成した
（図８参照）。なお、図８において、第１のＳｉ3 Ｎ4
層84は第１の層間絶縁膜となり、第１のＳｉＯ2 層86は
第２の層間絶縁膜となる。
ｐ型のシリコン（Ｓｉ）単結晶基板81上に、厚さ約５nm
のＮｉＣｒ層82、厚さ約１００nmの第１のＡｌ層83、厚
さ約２００nmの第１のＳｉ3 Ｎ4 層84、厚さ約１００nm
の第２のＡｌ層85、厚さ約４００nmの第１のＳｉＯ2 層
86、厚さ約２００nmの第３のＡｌ層87、厚さ約１００nm
の第２のＳｉＯ2 層88、厚さ約１００nmの第２のＳｉ3
Ｎ4 層89を順次形成した。つづいて、前記第２のＳｉ3
Ｎ4 層89上に、露光，現像によりキャビティ形成予定部
に対応する箇所が開口したフォトレジスト90を形成した
（図８参照）。なお、図８において、第１のＳｉ3 Ｎ4
層84は第１の層間絶縁膜となり、第１のＳｉＯ2 層86は
第２の層間絶縁膜となる。
【００２６】（２）次に、前記フォトレジストパターン
90をマスクとして最上層の第２のＳｉ3 Ｎ4 層89を、Ｃ
Ｆ4 ＋Ｎ2 （＋Ｏ2 ）を用いた平行平板プラズマエッチ
ング又はＳｉＦ4 を用いた反応性イオンエッチングによ
り、選択的にエッチングした。つづいて、前記フォトレ
ジスト90をＯ2 プラズマ又はＵＶ光による灰化あるいは
剥離液により除去した。更に、第２のＳｉＯ2 層88をＨ
Ｆ＋ＮＨ4 Ｆ（Ｂuffered ＨＦ）により選択的にウェッ
トエッチングした（図９参照）。
90をマスクとして最上層の第２のＳｉ3 Ｎ4 層89を、Ｃ
Ｆ4 ＋Ｎ2 （＋Ｏ2 ）を用いた平行平板プラズマエッチ
ング又はＳｉＦ4 を用いた反応性イオンエッチングによ
り、選択的にエッチングした。つづいて、前記フォトレ
ジスト90をＯ2 プラズマ又はＵＶ光による灰化あるいは
剥離液により除去した。更に、第２のＳｉＯ2 層88をＨ
Ｆ＋ＮＨ4 Ｆ（Ｂuffered ＨＦ）により選択的にウェッ
トエッチングした（図９参照）。
【００２７】（３）次に、前記第３のＡｌ層87を、ＣＣ
ｌ4 ＋Ａｒ又はＳｉＣｌ4 を用いた平行平板式プラズマ
エッチングにより選択的にドライエッチングし、アノー
ド87ａを形成した。ここで、エッチング速度は約１００
〜２００nm／min である。つづいて、前記第１のＳｉＯ
2 層86を、ＨＦ＋ＮＨ4 Ｆ（Ｂuffered ＨＦ）により選
択的にウェットエッチングし、第２の層間絶縁膜86ａを
形成した。ひきつづき、前記第２のＡｌ層85をＣＣｌ4
＋Ａｒ又はＳｉＣｌ4 を用いた平行平板式プラズマエッ
チングにより選択的にドライエッチングし、ゲート85ａ
を形成した（図１０参照）。ここで、エッチング速度は
約１００〜２００nm／min である。
ｌ4 ＋Ａｒ又はＳｉＣｌ4 を用いた平行平板式プラズマ
エッチングにより選択的にドライエッチングし、アノー
ド87ａを形成した。ここで、エッチング速度は約１００
〜２００nm／min である。つづいて、前記第１のＳｉＯ
2 層86を、ＨＦ＋ＮＨ4 Ｆ（Ｂuffered ＨＦ）により選
択的にウェットエッチングし、第２の層間絶縁膜86ａを
形成した。ひきつづき、前記第２のＡｌ層85をＣＣｌ4
＋Ａｒ又はＳｉＣｌ4 を用いた平行平板式プラズマエッ
チングにより選択的にドライエッチングし、ゲート85ａ
を形成した（図１０参照）。ここで、エッチング速度は
約１００〜２００nm／min である。
【００２８】（４）次に、第１のＳｉ3 Ｎ4 層84及び第
２のＳｉ3 Ｎ4 層89を、ＣＦ4 ＋Ｎ2 （＋Ｏ2 ）又はＳ
ｉＦ4 を用いたバレルプラズマエッチングにより、ドラ
イエッチングし、第１の層間絶縁膜84ａを形成した。つ
づいて、第１のＡｌ層83をＣＣｌ4 ＋Ａｒ又はＳｉＣｌ
4 を用いた平行平板式プラズマエッチングにより選択的
にドライエッチングした後、前記ＮｉＣｒ層82をＡｒを
用いたスパッタエッチングにより選択的にドライエッチ
ングし、Ａｌ層パターン（上層）83ａとＮｉＣｒ層パタ
ーン（下層）82ａからなるエミッタ90を形成した。ひき
つづき、前記基板81をＮ2 Ｈ4 ＋ＣＨ3 ＣＨＯＨＣＨ3
を用いて選択的にウェットエッチングした。次に、Ａｌ
をＨ3 ＰＯ4 ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯＨを用いてウェ
ットエッチングした。つづいて、ＳｉＯ2 をＨＦ＋ＮＨ
4 Ｆ（Ｂuffered ＨＦ）によりウェットエッチングした
（図１１参照）。
２のＳｉ3 Ｎ4 層89を、ＣＦ4 ＋Ｎ2 （＋Ｏ2 ）又はＳ
ｉＦ4 を用いたバレルプラズマエッチングにより、ドラ
イエッチングし、第１の層間絶縁膜84ａを形成した。つ
づいて、第１のＡｌ層83をＣＣｌ4 ＋Ａｒ又はＳｉＣｌ
4 を用いた平行平板式プラズマエッチングにより選択的
にドライエッチングした後、前記ＮｉＣｒ層82をＡｒを
用いたスパッタエッチングにより選択的にドライエッチ
ングし、Ａｌ層パターン（上層）83ａとＮｉＣｒ層パタ
ーン（下層）82ａからなるエミッタ90を形成した。ひき
つづき、前記基板81をＮ2 Ｈ4 ＋ＣＨ3 ＣＨＯＨＣＨ3
を用いて選択的にウェットエッチングした。次に、Ａｌ
をＨ3 ＰＯ4 ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯＨを用いてウェ
ットエッチングした。つづいて、ＳｉＯ2 をＨＦ＋ＮＨ
4 Ｆ（Ｂuffered ＨＦ）によりウェットエッチングした
（図１１参照）。
【００２９】上記実施例２に係る電界放射エミッタによ
れば、図１１に示すように、エミッタ90の下層82ａの先
端がアノード87ａの端面よりキャビティ形成予定部側に
突出するとともに、ゲート85ａの先端を第１の層間絶縁
膜84ａの端面より後退した構成となっている。従って、
高放射効率であるとともに、製造が容易であり、かつ再
現性が良好で，エミッタ抵抗，ゲート電流が小さく，更
にアノード放熱性が良好な電界放射エミッタがえられ
る。
れば、図１１に示すように、エミッタ90の下層82ａの先
端がアノード87ａの端面よりキャビティ形成予定部側に
突出するとともに、ゲート85ａの先端を第１の層間絶縁
膜84ａの端面より後退した構成となっている。従って、
高放射効率であるとともに、製造が容易であり、かつ再
現性が良好で，エミッタ抵抗，ゲート電流が小さく，更
にアノード放熱性が良好な電界放射エミッタがえられ
る。
【００３０】
【発明の効果】以上詳述したようにこの発明によれば、
高放射効率であるとともに、製造が容易であり、かつ再
現性が良好で，エミッタ抵抗，ゲート電流が小さく，更
にアノード放熱性が良好なマイクロ真空増幅素子及びそ
の製造方法を提供できる。
高放射効率であるとともに、製造が容易であり、かつ再
現性が良好で，エミッタ抵抗，ゲート電流が小さく，更
にアノード放熱性が良好なマイクロ真空増幅素子及びそ
の製造方法を提供できる。
【図１】この発明の実施例１に係るマイクロ真空増幅素
子の製造方法を工程順に示す断面図。
子の製造方法を工程順に示す断面図。
【図２】図１（Ｃ）の要部の拡大図であり、図２（Ａ）
は図１（Ｃ）の要部Ｘの拡大図、図２（Ｂ）は図１
（Ｃ）の要部Ｙの拡大図。
は図１（Ｃ）の要部Ｘの拡大図、図２（Ｂ）は図１
（Ｃ）の要部Ｙの拡大図。
【図３】マイクロ真空増幅素子を組込んだ回路の説明
図。
図。
【図４】アパチャー自己閉塞型２元蒸着法の説明図。
【図５】単結晶Ｓｉ異方性エッチング法の説明図。
【図６】カスプモールド型法の説明図。
【図７】ディスクエッジ型薄膜エミッタの製造方法の説
明図。
明図。
【図８】この発明の実施例２に係る電界放射エミッタの
製造方法の一工程を示し、フォトレジストの形成までの
断面図。
製造方法の一工程を示し、フォトレジストの形成までの
断面図。
【図９】この発明の実施例２に係る電界放射エミッタの
製造方法の一工程を示し、第２のＳｉＯ2 層をエッチン
グしてフォトレジストを剥離するまでの断面図。
製造方法の一工程を示し、第２のＳｉＯ2 層をエッチン
グしてフォトレジストを剥離するまでの断面図。
【図１０】この発明の実施例２に係る電界放射エミッタ
の製造方法の一工程を示し、ゲートの形成までの断面
図。
の製造方法の一工程を示し、ゲートの形成までの断面
図。
【図１１】この発明の実施例２に係る電界放射エミッタ
の製造方法の最終工程を示す断面図。
の製造方法の最終工程を示す断面図。
41…金属基板（導電性基板）、 42，84ａ
…第１層間絶縁膜、43…高融点金属層（ゲート電極
層）、 44，86ａ…第２層間絶縁膜、45…下層、
46…上層、 47，90…フォトレジ
スト、48，90…エミッタ、 49，85ａ…ゲート、 50
…キャビティ、81…Ｓｉ単結晶基板、 87ａ…アノー
ド。
…第１層間絶縁膜、43…高融点金属層（ゲート電極
層）、 44，86ａ…第２層間絶縁膜、45…下層、
46…上層、 47，90…フォトレジ
スト、48，90…エミッタ、 49，85ａ…ゲート、 50
…キャビティ、81…Ｓｉ単結晶基板、 87ａ…アノー
ド。
Claims (4)
- 【請求項１】 キャビテイ形成予定部に対応する箇所が
開口され、高融点金属からなる下層及びこの下層上に形
成された上層からなる２層構造のエミッタと、このエミ
ッタと隣接して形成された層間絶縁膜と、この層間絶縁
膜に隣接して設けられたゲートと、エミッタ及びゲート
と電気的に絶縁されたアノードとを具備し、 前記キャビテイ内における前記エミッタの下層の先端が
上層の端面より内側に突出し、かつ前記ゲートの先端が
前記層間絶縁膜の端面より後退していることを特徴とす
るマイクロ真空増幅素子。 - 【請求項２】 導電性基板と、この導電性基板上に設け
られ，キャビテイ形成予定部に対応する箇所が開口され
た第１層間絶縁膜と、この第１層間絶縁膜上に形成され
たゲートと、このゲート上に形成された第２層間絶縁膜
と、この第２層間絶縁膜上に形成され，高融点金属から
なる下層及びこの下層上に形成された上層からなる２層
構造のエミッタとを具備し、 前記キャビテイ内における前記エミッタの下層の先端が
上層の端面より内側に突出し、かつ前記ゲートの先端が
第２層間絶縁膜の端面より後退していることを特徴とす
るマイクロ真空増幅素子。 - 【請求項３】 電気絶縁性基板と、この電気絶縁性基板
上に設けられキャビテイ形成予定部に対応する箇所が開
口され、かつ高融点金属からなる下層及びこの下層上に
形成された上層からなる２層構造のエミッタと、このエ
ミッタ上に形成された層間絶縁膜と、この層間絶縁膜上
に形成されたゲートと、このゲートと電気的に絶縁され
て設けられたアノードとを具備し、 前記キャビテイ内における前記エミッタの下層の先端が
上層の端面より内側に突出し、かつ前記ゲートの先端が
前記層間絶縁膜の端面より後退していることを特徴とす
るマイクロ真空増幅素子。 - 【請求項４】 導電性基板上に第１層間絶縁膜，ゲート
材料層，第２層間絶縁膜，高融点金属からなるエミッタ
用下層材料膜及び上層材料膜を順次形成する工程と、前
記上層材料膜上にキャビティ形成予定部に対応する箇所
が開口されたエッチング用マスク材を形成する工程と、
前記マスク材を用いて前記上層材料膜を選択的に除去し
て上層を形成する工程と、前記上層をマスクとして前記
下層材料膜を選択的に除去し、前記上層とエミッタを構
成するとともに先端が上層の端面より内側に突出した下
層を形成する工程と、前記上層及び下層をマスクとして
前記第２層間絶縁膜を選択的に除去する工程と、前記第
２層間絶縁膜をマスクとして前記ゲート材料層を選択的
に除去し、先端が第２層間絶縁膜の端面より後退したゲ
ートを形成する工程と、前記第２層間絶縁膜をマスクと
して第１層間絶縁膜を選択的に除去する工程とを具備す
ることを特徴とするマイクロ真空増幅素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17707194A JPH0794104A (ja) | 1993-07-28 | 1994-07-28 | マイクロ真空増幅素子及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18587893 | 1993-07-28 | ||
| JP5-185878 | 1993-07-28 | ||
| JP17707194A JPH0794104A (ja) | 1993-07-28 | 1994-07-28 | マイクロ真空増幅素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794104A true JPH0794104A (ja) | 1995-04-07 |
Family
ID=26497745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17707194A Pending JPH0794104A (ja) | 1993-07-28 | 1994-07-28 | マイクロ真空増幅素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794104A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049290A (ja) * | 2004-07-30 | 2006-02-16 | Samsung Sdi Co Ltd | 電子放出素子及びその製造方法 |
| US7719201B2 (en) | 2003-10-03 | 2010-05-18 | Ngk Insulators, Ltd. | Microdevice, microdevice array, amplifying circuit, memory device, analog switch, and current control unit |
-
1994
- 1994-07-28 JP JP17707194A patent/JPH0794104A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7719201B2 (en) | 2003-10-03 | 2010-05-18 | Ngk Insulators, Ltd. | Microdevice, microdevice array, amplifying circuit, memory device, analog switch, and current control unit |
| JP2006049290A (ja) * | 2004-07-30 | 2006-02-16 | Samsung Sdi Co Ltd | 電子放出素子及びその製造方法 |
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