JPH079520B2 - アクテイブマトリクス液晶表示装置の製造方法 - Google Patents
アクテイブマトリクス液晶表示装置の製造方法Info
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- JPH079520B2 JPH079520B2 JP61253488A JP25348886A JPH079520B2 JP H079520 B2 JPH079520 B2 JP H079520B2 JP 61253488 A JP61253488 A JP 61253488A JP 25348886 A JP25348886 A JP 25348886A JP H079520 B2 JPH079520 B2 JP H079520B2
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明のテレビジョン等の画像を表示する液晶ディス
プレイであるアクティブマトリクス液晶表示装置の製造
方法に関する。
プレイであるアクティブマトリクス液晶表示装置の製造
方法に関する。
［従来技術とその問題点］ TFT（thin-film transister）を利用したアクティブマ
トリクス液晶表示装置は、カラス等の透明な絶縁基板上
にITO（Indiun（In）‐Tin（Sn）‐Oxide）からなる透
明な画素電極をマトリクス状に形成するとともに、この
画素電極に対応してそれぞれTFTを配列形成したもので
ある。このTFTは半導体膜及び絶縁膜等をプラズマ・CVD
法で積層し所望の形状にエッチングして形成される。こ
のプラズマ・CVD法を用いる場合、プラズマ中に水素が
存在するため、ITO等の酸化物からなる導電膜が還元さ
れ、その組成が変化して抵抗値、透過率等が悪くなる。
そのため、ITOからなる画素電極は、TFTを配列形成する
工程の後に、被着形成する必要がある。
トリクス液晶表示装置は、カラス等の透明な絶縁基板上
にITO（Indiun（In）‐Tin（Sn）‐Oxide）からなる透
明な画素電極をマトリクス状に形成するとともに、この
画素電極に対応してそれぞれTFTを配列形成したもので
ある。このTFTは半導体膜及び絶縁膜等をプラズマ・CVD
法で積層し所望の形状にエッチングして形成される。こ
のプラズマ・CVD法を用いる場合、プラズマ中に水素が
存在するため、ITO等の酸化物からなる導電膜が還元さ
れ、その組成が変化して抵抗値、透過率等が悪くなる。
そのため、ITOからなる画素電極は、TFTを配列形成する
工程の後に、被着形成する必要がある。
そこで、従来は、第２図（ａ）〜（ｅ）に示すような方
法でアクティブマトリクス液晶表示装置を製造してい
る。即ち、第２図（ａ）に示すように、ガラス等の透明
な絶縁基板１の表面を洗浄する。この表面に金属（Cr、
Al、Ta等）を蒸着して金属膜を形成し、その後、金属膜
を第１回目のフォトリソグラフィ処理（レジスト塗布、
露光、現象、エッチング等を順次行なう処理）により、
同図（ｂ）に示すように、絶縁基板１の表面にゲート電
極２およびゲートライン（図示せず）を形成する。
法でアクティブマトリクス液晶表示装置を製造してい
る。即ち、第２図（ａ）に示すように、ガラス等の透明
な絶縁基板１の表面を洗浄する。この表面に金属（Cr、
Al、Ta等）を蒸着して金属膜を形成し、その後、金属膜
を第１回目のフォトリソグラフィ処理（レジスト塗布、
露光、現象、エッチング等を順次行なう処理）により、
同図（ｂ）に示すように、絶縁基板１の表面にゲート電
極２およびゲートライン（図示せず）を形成する。
この後、ゲート電極２およびゲートライン（図示せず）
を覆って絶縁基板１上に絶縁膜（Si-N）およびアモルフ
ァスシリコン膜（a-Si:H）をプラズマ・CVD法により積
層形成し、これらを第２回目のフォトリソグラフィ処理
により、同図（ｃ）に示すように、ゲート電極２および
ゲートラインを覆うようにゲート絶縁膜３およびアモル
ファスシリコン膜４を形成する。
を覆って絶縁基板１上に絶縁膜（Si-N）およびアモルフ
ァスシリコン膜（a-Si:H）をプラズマ・CVD法により積
層形成し、これらを第２回目のフォトリソグラフィ処理
により、同図（ｃ）に示すように、ゲート電極２および
ゲートラインを覆うようにゲート絶縁膜３およびアモル
ファスシリコン膜４を形成する。
この後、ゲート絶縁膜３およびアモルファスシリコン膜
４を覆うように、金属膜（Al等）を蒸着し、第３回目の
フォトリソグラフィ処理を行なうことにより、同図
（ｄ）に示すように、ソース電極５、ドレイン電極６お
よびドレインライン（図示せず）を形成する。
４を覆うように、金属膜（Al等）を蒸着し、第３回目の
フォトリソグラフィ処理を行なうことにより、同図
（ｄ）に示すように、ソース電極５、ドレイン電極６お
よびドレインライン（図示せず）を形成する。
そして、最後に、ソース電極５、ドレイン電極６および
ドレインライン（図示せず）を覆うようにして絶縁基板
１上にITOからなる透明な導電膜を蒸着等により形成
し、この導電膜を第４回目のフォトリソグラフィ処理に
より、絶縁基板１上に画素電極７をマトリクス状に形成
する。この場合、画素電極７はそれぞれソース電極５の
一部に重なっており、これによりソース電極５と電気的
に接続されている。
ドレインライン（図示せず）を覆うようにして絶縁基板
１上にITOからなる透明な導電膜を蒸着等により形成
し、この導電膜を第４回目のフォトリソグラフィ処理に
より、絶縁基板１上に画素電極７をマトリクス状に形成
する。この場合、画素電極７はそれぞれソース電極５の
一部に重なっており、これによりソース電極５と電気的
に接続されている。
しかしながら、このような製造方法では、レジスト塗
布、露光、現像、エッチング等を順次行なうフォトリソ
グラフィ処理を４回も繰り返して行なわなければならな
いので、生産性および歩留りが悪く、結果的にコスト高
になるという問題があった。
布、露光、現像、エッチング等を順次行なうフォトリソ
グラフィ処理を４回も繰り返して行なわなければならな
いので、生産性および歩留りが悪く、結果的にコスト高
になるという問題があった。
［発明の目的］ この発明は上述した事情に鑑みてなされたもので、その
目的とするところは、フォトリソグラフィ処理の回数を
少なくして製造工程の簡素化を図り、低コストで品質の
良いものを得ることができるアクティブマトリクス液晶
表示装置の製造方法を提供することにある。
目的とするところは、フォトリソグラフィ処理の回数を
少なくして製造工程の簡素化を図り、低コストで品質の
良いものを得ることができるアクティブマトリクス液晶
表示装置の製造方法を提供することにある。
［発明の要点］ この発明は上述した目的を達成するために、第１の工程
で、透明な絶縁基板上に透明導電膜および金属膜を積層
形成し、第２の工程で、前記透明導電膜および金属膜か
らなる導電体により、画素電極部をマトリクス状に形成
するとともに、この画素電極部間に電極部とこの電極部
に繋がったライン部とからなる導電部を形成し、かつ前
記導電体上の所定の箇所に絶縁膜およびアモルファス半
導体膜を積層形成することにより複数のトランジスタ素
子領域を形成し、第３の工程で、前記金属膜のうち、少
なくとも画素電極部に積層された金属膜を除去して前記
透明導電膜のみからなる透明な画素電極を形成し、第４
の工程で、前記トランジスタ素子領域の半導体膜に接続
される導電体膜を所定の形状に形成するようにしたこと
を要点とする。
で、透明な絶縁基板上に透明導電膜および金属膜を積層
形成し、第２の工程で、前記透明導電膜および金属膜か
らなる導電体により、画素電極部をマトリクス状に形成
するとともに、この画素電極部間に電極部とこの電極部
に繋がったライン部とからなる導電部を形成し、かつ前
記導電体上の所定の箇所に絶縁膜およびアモルファス半
導体膜を積層形成することにより複数のトランジスタ素
子領域を形成し、第３の工程で、前記金属膜のうち、少
なくとも画素電極部に積層された金属膜を除去して前記
透明導電膜のみからなる透明な画素電極を形成し、第４
の工程で、前記トランジスタ素子領域の半導体膜に接続
される導電体膜を所定の形状に形成するようにしたこと
を要点とする。
［実施例］ 以下、第1A図および第1B図を参照して、この発明の一実
施例を工程順に説明する。
施例を工程順に説明する。
第1A図（Ａ）（ａ）において、10はガラス等の透明な絶
縁基板である。この絶縁基板10を洗浄した後、その上面
にITO（Indiun（In）‐Tin（Sn）‐Oxide）からなる透
明導電膜11を500Å程度の厚さで蒸着するとともに、こ
の透明導電膜11上にCr、Ni、Mo等の金属からなる金属膜
12を1000Å程度の厚さで蒸着する。この後、積層された
各膜11、12はフォトリソグラフィ処理により、絶縁基板
10上に画素電極部15をマトリクス状に多数（図では１つ
のみを示す）形成するとともに、この画素電極部15に対
応するゲート電極13およびゲートライン部14を形成す
る。即ち、レジスト塗布、露光、現像処理により金属膜
12上にレジストパターン（図示せず）を形成し、このレ
ジストパターンで所定の形状に金属膜12を被い、残余の
露出した金属膜12およびその下層の透明導電膜11をエッ
チングすることにより、第1A図 （Ａ）（ａ）に示すように、絶縁基板10上に透明導電膜
11および金属膜12からなるゲート電極13、ゲートライン
部14、画素電極部15を形成する。
縁基板である。この絶縁基板10を洗浄した後、その上面
にITO（Indiun（In）‐Tin（Sn）‐Oxide）からなる透
明導電膜11を500Å程度の厚さで蒸着するとともに、こ
の透明導電膜11上にCr、Ni、Mo等の金属からなる金属膜
12を1000Å程度の厚さで蒸着する。この後、積層された
各膜11、12はフォトリソグラフィ処理により、絶縁基板
10上に画素電極部15をマトリクス状に多数（図では１つ
のみを示す）形成するとともに、この画素電極部15に対
応するゲート電極13およびゲートライン部14を形成す
る。即ち、レジスト塗布、露光、現像処理により金属膜
12上にレジストパターン（図示せず）を形成し、このレ
ジストパターンで所定の形状に金属膜12を被い、残余の
露出した金属膜12およびその下層の透明導電膜11をエッ
チングすることにより、第1A図 （Ａ）（ａ）に示すように、絶縁基板10上に透明導電膜
11および金属膜12からなるゲート電極13、ゲートライン
部14、画素電極部15を形成する。
次に、第1A図（Ｂ）（ｂ）に示すように、金属膜12を覆
うように、ゲート絶縁膜16および２層のアモルファスシ
リコン膜17をプラズマ・CVD法で連続して積層形成す
る。この場合、ゲート絶縁膜16はチッ化シリコン（Si3N
4）からなり、その厚さが3000Å程度に成膜される。２
層のアモルファスシリコン膜17は活性アモルファスシリ
コン層（i-a-Si）17aと、イオンをドープしたアモルフ
ァスシリコン層（n+-a-Si）17bとからなり、下側の活性
アモルファスシリコン層17aの厚さは3000Å程度で、上
側のアモルファスシリコン層17bは300Å程度となってい
る。この場合、プラズマ・CVD法でゲート絶縁膜16およ
び２層のアモルファスシリコン膜17を形成しても、ITO
からなる透明導電膜11は金属膜12で保護されているの
で、プラズマ中の水素で導電体膜11が還元されてその組
成が変化することはない。この後、積層されたゲート絶
縁膜16および２層のアモルファスシリコン膜17をフォト
リソグラフィ処理によりパターンニングしてトランジス
タ素子領域を形成する。即ち、アモルファスシリコン膜
17上にレジストパターンを形成し、このレジストパター
ン（図示せず）でゲート絶縁膜16および２層のアモルフ
ァスシリコン膜17をエッチングすると、第1A図（Ｂ）
（ｂ）に示すように、ゲート電極13およびゲートライン
部14の一部を覆う部分のみにゲート絶縁膜16および２層
のアモルファスシリコン膜17が残る。
うように、ゲート絶縁膜16および２層のアモルファスシ
リコン膜17をプラズマ・CVD法で連続して積層形成す
る。この場合、ゲート絶縁膜16はチッ化シリコン（Si3N
4）からなり、その厚さが3000Å程度に成膜される。２
層のアモルファスシリコン膜17は活性アモルファスシリ
コン層（i-a-Si）17aと、イオンをドープしたアモルフ
ァスシリコン層（n+-a-Si）17bとからなり、下側の活性
アモルファスシリコン層17aの厚さは3000Å程度で、上
側のアモルファスシリコン層17bは300Å程度となってい
る。この場合、プラズマ・CVD法でゲート絶縁膜16およ
び２層のアモルファスシリコン膜17を形成しても、ITO
からなる透明導電膜11は金属膜12で保護されているの
で、プラズマ中の水素で導電体膜11が還元されてその組
成が変化することはない。この後、積層されたゲート絶
縁膜16および２層のアモルファスシリコン膜17をフォト
リソグラフィ処理によりパターンニングしてトランジス
タ素子領域を形成する。即ち、アモルファスシリコン膜
17上にレジストパターンを形成し、このレジストパター
ン（図示せず）でゲート絶縁膜16および２層のアモルフ
ァスシリコン膜17をエッチングすると、第1A図（Ｂ）
（ｂ）に示すように、ゲート電極13およびゲートライン
部14の一部を覆う部分のみにゲート絶縁膜16および２層
のアモルファスシリコン膜17が残る。
この後、第1A図（Ｃ）（ｃ）に示すように、最初に積層
形成された透明導電膜11および金属膜12のうち、金属膜
の不要な部分をエッチングにより除去する。即ち前記第
1A図（Ｂ）（ｂ）で示す工程によって形成されたアモル
ファスシリコン膜17をレジストとし露出した金属膜12を
エッチングする。すると、画素電極部15はITOの透明導
電膜11のみからなる透明な画素電極15aとなるととも
に、アモルファスシリコン膜17で覆われていない部分の
ゲートライン部14もITOの透明導電膜11のみからなる透
明なゲートライン膜14aとなる。
形成された透明導電膜11および金属膜12のうち、金属膜
の不要な部分をエッチングにより除去する。即ち前記第
1A図（Ｂ）（ｂ）で示す工程によって形成されたアモル
ファスシリコン膜17をレジストとし露出した金属膜12を
エッチングする。すると、画素電極部15はITOの透明導
電膜11のみからなる透明な画素電極15aとなるととも
に、アモルファスシリコン膜17で覆われていない部分の
ゲートライン部14もITOの透明導電膜11のみからなる透
明なゲートライン膜14aとなる。
次に、第1B図（Ｄ）（ｄ）に示すように、金属膜12が除
去されたITOからなる透明導電膜11およびアモルファス
シリコン膜17を覆うようにアルミニューム（Al）を１μ
ｍ程度の厚さで蒸着し、この金属膜18をフォトリソグラ
フィにより所定のパターンに形成処理する。即ち、金属
膜18の上にレジストア膜19を形成して露光、現像を行な
った後、この金属膜18をエッチングして、ドレイン電極
20、ドレインライン21、ソース電極22を形成するととも
に、透明導電膜11からなるゲートライン膜14a上に金属
膜18を形成する。このとき、金属膜18上のレジスト膜19
は残しておく。なお、ソース電極22はアモルファスシリ
コン膜17から画素電極部15の金属膜12の端部に跨って形
成され、透明な画素電極15aと電気的に接続されてい
る。
去されたITOからなる透明導電膜11およびアモルファス
シリコン膜17を覆うようにアルミニューム（Al）を１μ
ｍ程度の厚さで蒸着し、この金属膜18をフォトリソグラ
フィにより所定のパターンに形成処理する。即ち、金属
膜18の上にレジストア膜19を形成して露光、現像を行な
った後、この金属膜18をエッチングして、ドレイン電極
20、ドレインライン21、ソース電極22を形成するととも
に、透明導電膜11からなるゲートライン膜14a上に金属
膜18を形成する。このとき、金属膜18上のレジスト膜19
は残しておく。なお、ソース電極22はアモルファスシリ
コン膜17から画素電極部15の金属膜12の端部に跨って形
成され、透明な画素電極15aと電気的に接続されてい
る。
この金属膜18上にレジスト膜19を残した状態で、表面に
露呈するアモルファスシリコン層（n+-a-Si）17bを第1B
図（Ｅ）（ｅ）に示すように、エッチング処理により取
り除く。そして、レジスト膜19を取り除くと、第1B図
（Ｆ）（ｆ）に示すように、透明な絶縁基板10の上面に
透明な画素電極15aがマトリクス状に配列形成されると
ともに、透明なゲートライン膜14a上に金属膜18が覆わ
れたゲートライン14bが形成され、かつ透明な画素電極1
5aに対応して逆スタッガード構造のTFTが電気的に接続
された状態で形成される。
露呈するアモルファスシリコン層（n+-a-Si）17bを第1B
図（Ｅ）（ｅ）に示すように、エッチング処理により取
り除く。そして、レジスト膜19を取り除くと、第1B図
（Ｆ）（ｆ）に示すように、透明な絶縁基板10の上面に
透明な画素電極15aがマトリクス状に配列形成されると
ともに、透明なゲートライン膜14a上に金属膜18が覆わ
れたゲートライン14bが形成され、かつ透明な画素電極1
5aに対応して逆スタッガード構造のTFTが電気的に接続
された状態で形成される。
このようなアクティブマトリクス液晶表示装置の製造方
法によれば、３回のフォトリソグラフィ処理で、透明な
絶縁基板10上に透明な画素電極15aをマトリクス状に形
成することができるとともに、この透明な画素電極15a
に対応する逆スタッガード構造のTFTを形成することが
できるので、製造工程の簡素化を図ることができ、生産
性に優れ、安価に製作することができる。特に、最初の
工程でITOの透明導電膜11と金属膜12とからなる画素電
極部15を形成し、これ以後の工程で、プラズマ・CVD法
でゲート絶縁膜16および２層のアモルファスシリコン膜
17を形成しても、画素電極部15の透明導電膜11は金属膜
12で保護されるので、プラズマ中の水素で透明導電膜11
が還元され、その組成が変化して、抵抗値や透過率等が
低下することがなく、良好に製造することができるとと
もに、品質の高いものを得ることができる。また、ゲー
トライン14bは透明電極膜11の上にドレイン電極20およ
びソース電極22と同じ金属膜18が形成されているので、
単なる透明導電膜11からなるゲートライン膜14aが断線
しても、この金属膜18でゲートライン14b全体の断線を
防ぐことができ、導通信頼性に優れ、歩留りの向上を図
ることができる。
法によれば、３回のフォトリソグラフィ処理で、透明な
絶縁基板10上に透明な画素電極15aをマトリクス状に形
成することができるとともに、この透明な画素電極15a
に対応する逆スタッガード構造のTFTを形成することが
できるので、製造工程の簡素化を図ることができ、生産
性に優れ、安価に製作することができる。特に、最初の
工程でITOの透明導電膜11と金属膜12とからなる画素電
極部15を形成し、これ以後の工程で、プラズマ・CVD法
でゲート絶縁膜16および２層のアモルファスシリコン膜
17を形成しても、画素電極部15の透明導電膜11は金属膜
12で保護されるので、プラズマ中の水素で透明導電膜11
が還元され、その組成が変化して、抵抗値や透過率等が
低下することがなく、良好に製造することができるとと
もに、品質の高いものを得ることができる。また、ゲー
トライン14bは透明電極膜11の上にドレイン電極20およ
びソース電極22と同じ金属膜18が形成されているので、
単なる透明導電膜11からなるゲートライン膜14aが断線
しても、この金属膜18でゲートライン14b全体の断線を
防ぐことができ、導通信頼性に優れ、歩留りの向上を図
ることができる。
［発明の効果］ 以上詳細に説明したように、この発明は第１の工程で、
透明な絶縁基板上に透明導電膜および金属層を積層形成
し、第２の工程で、前記透明導電膜および金属層からな
る導電体により、画素電極部をマトリクス状に形成する
とともに、この画素電極部間に電極部とこの電極部に繋
がったライン部とからなる導電部を形成し、かつ前記導
電体上の所定の箇所に絶縁膜およびアモルファス半導体
膜を積層形成することにより複数のトランジスタ素子領
域を形成し、第３の工程で、前記金属膜のうち、少なく
とも画素電極部に積層された金属膜を除去して前記透明
導電膜のみからなる透明な画素電極を形成し、第４の工
程で、前記トランジスタ素子領域の半導体膜に接続され
る導電体膜を所定の形状に形成するようにしたので、フ
ォトリソグラフィ処理の回数を少なくして製造工程の簡
素化を図り、低コストで品質の良いものを得ることがで
きる。
透明な絶縁基板上に透明導電膜および金属層を積層形成
し、第２の工程で、前記透明導電膜および金属層からな
る導電体により、画素電極部をマトリクス状に形成する
とともに、この画素電極部間に電極部とこの電極部に繋
がったライン部とからなる導電部を形成し、かつ前記導
電体上の所定の箇所に絶縁膜およびアモルファス半導体
膜を積層形成することにより複数のトランジスタ素子領
域を形成し、第３の工程で、前記金属膜のうち、少なく
とも画素電極部に積層された金属膜を除去して前記透明
導電膜のみからなる透明な画素電極を形成し、第４の工
程で、前記トランジスタ素子領域の半導体膜に接続され
る導電体膜を所定の形状に形成するようにしたので、フ
ォトリソグラフィ処理の回数を少なくして製造工程の簡
素化を図り、低コストで品質の良いものを得ることがで
きる。
第1A図および第1B図はこの発明の一実施例を示し、第1A
図および第1B図の（Ａ）〜（Ｅ）はアクティブマトリク
ス液晶表示装置の製造工程を示す要部断面図、第1A図お
よび第1B図の（ａ）〜（ｅ）はその要部平面図、第２図
（ａ）〜（ｅ）は従来の製造工程を示す要部断面図であ
る。 10……透明な絶縁基板、11……透明導電膜、12……金属
膜、13……ゲート電極、14……ゲートライン部、14a…
…ゲートライン膜、14b……ゲートライン、15……画素
電極部、15a……画素電極、16……ゲート絶縁膜、17…
…２層のアモルファスシリコン膜、17a……活性アモル
ファスシリコン膜、17b……アモルファスシリコン膜、1
8……金属膜、20……ドレイン電極、22……ソース電
極。
図および第1B図の（Ａ）〜（Ｅ）はアクティブマトリク
ス液晶表示装置の製造工程を示す要部断面図、第1A図お
よび第1B図の（ａ）〜（ｅ）はその要部平面図、第２図
（ａ）〜（ｅ）は従来の製造工程を示す要部断面図であ
る。 10……透明な絶縁基板、11……透明導電膜、12……金属
膜、13……ゲート電極、14……ゲートライン部、14a…
…ゲートライン膜、14b……ゲートライン、15……画素
電極部、15a……画素電極、16……ゲート絶縁膜、17…
…２層のアモルファスシリコン膜、17a……活性アモル
ファスシリコン膜、17b……アモルファスシリコン膜、1
8……金属膜、20……ドレイン電極、22……ソース電
極。
Claims (1)
- 【請求項１】透明な絶縁基板上に透明導電膜と金属膜と
を積層する第１の工程と、 この透明導電膜と金属膜とが積層された導電体により、
画素電極部をマトリックス状に形成するとともに、この
画素電極部間に電極部とこの電極部に繋がったライン部
とからなる導電部を形成し、かつ前記導電体上の所定の
箇所に絶縁膜およびアモルファス半導体膜を積層形成す
ることにより複数のトランジスタ素子領域を形成する第
２の工程と、 前記第１の工程で形成された金属膜のうち、少なくとも
前記画素電極部に積層された金属膜を除去して、前記透
明導電膜のみからなる透明な画素電極を形成する第３の
工程と、 前記第２の工程で形成されたトランジスタ素子領域の半
導体膜に接続される導電体膜を所定の形状に形成する第
４の工程と、 を具備することを特徴とするアクティブマトリクス液晶
表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61253488A JPH079520B2 (ja) | 1986-10-24 | 1986-10-24 | アクテイブマトリクス液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61253488A JPH079520B2 (ja) | 1986-10-24 | 1986-10-24 | アクテイブマトリクス液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63106787A JPS63106787A (ja) | 1988-05-11 |
| JPH079520B2 true JPH079520B2 (ja) | 1995-02-01 |
Family
ID=17252080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61253488A Expired - Lifetime JPH079520B2 (ja) | 1986-10-24 | 1986-10-24 | アクテイブマトリクス液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079520B2 (ja) |
-
1986
- 1986-10-24 JP JP61253488A patent/JPH079520B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63106787A (ja) | 1988-05-11 |
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