JPS5893370A - Ｍｏｓデバイス - Google Patents
ＭｏｓデバイスInfo
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- JPS5893370A JPS5893370A JP56192539A JP19253981A JPS5893370A JP S5893370 A JPS5893370 A JP S5893370A JP 56192539 A JP56192539 A JP 56192539A JP 19253981 A JP19253981 A JP 19253981A JP S5893370 A JPS5893370 A JP S5893370A
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- JP
- Japan
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- type
- conductivity type
- concentration
- gate
- transistor
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- Granted
Links
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 4
- 230000001066 destructive effect Effects 0.000 abstract description 3
- 230000006386 memory function Effects 0.000 abstract description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract 1
- 244000055346 Paulownia Species 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000003610 charcoal Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明の絶縁基板上の導伝型が異なる２種類の半導体の
組み合わせで、ゲート電極は見ふけ上１つであるＫも−
ｂｈ必わらず、制御信号の与え方によって選択的に書き
込み、読み出しが出来るメモリーｍ能を有するＭＯ８デ
バイスに関する奄のである。制御信号により回路の状態
をセットする方式は、７リツププロツプ回路として従来
から良く知られている０通常の７リツプ７四ツブは５〜
６＋のシランジスタあるいは抵抗等で構成されるが、こ
れらを集積して大規模メモリー等を構成しようとした場
合、よ。り素子数が少ないことが望まし−。
組み合わせで、ゲート電極は見ふけ上１つであるＫも−
ｂｈ必わらず、制御信号の与え方によって選択的に書き
込み、読み出しが出来るメモリーｍ能を有するＭＯ８デ
バイスに関する奄のである。制御信号により回路の状態
をセットする方式は、７リツププロツプ回路として従来
から良く知られている０通常の７リツプ７四ツブは５〜
６＋のシランジスタあるいは抵抗等で構成されるが、こ
れらを集積して大規模メモリー等を構成しようとした場
合、よ。り素子数が少ないことが望まし−。
単なるメモリーとしては、シランジスタとキャパシタン
スを各１ケ使用したセルが蛾も単純であるが、読み出し
が破壊的であると−う欠点がある。
スを各１ケ使用したセルが蛾も単純であるが、読み出し
が破壊的であると−う欠点がある。
読み出しが非破壊で、ｂつ選択的Ｋ１１ｌ含込みと読み
出しが可能なセルで、現在量も素子数が少な−のは、ト
ランジスタを３１１Ｉ使用したダイナ之、クタイプの７
リツプ７０．プである。
出しが可能なセルで、現在量も素子数が少な−のは、ト
ランジスタを３１１Ｉ使用したダイナ之、クタイプの７
リツプ７０．プである。
そこで、さらに素子数の少ない回路について考える。第
１図に示す回路では、ｎチャネルＭＯ８トランジスタの
基板がＰチャネルＭＯ８）ランジスタ゛のソースだ接続
されてお抄、ノード４を形成している。叉、両トランジ
スタのゲートが互いに接続されて端子６を形成している
。Ｐチャネルトランジスタの基板５はフロート又は接地
されているとする。この回路で、先ず、端子１，２を接
地し端子６に負這圧を印加するとＰチャネルトランジス
タがオフ状態となり、端子３を接地するか負・電圧を印
加するムによってノード４の電位も接地電位か、あるい
はある定・った員電位になる。もし、端子６が接地され
ているとＰチャネルトランジスタはオフ状類なので、端
子３の電位にかかわらずノード４は前の伏線を保つこ左
になる。次に端子６に正電圧を印加すると、Ｐチャネル
トランジスタはオフ状態でｎチャネルトランジスタがオ
ン状態になる。このときｎチ゛ヤネルトランジスタのオ
ン抵抗は端子６に一定の正電圧を与えても、ノード４の
電位によりて異なるので、先に述べた方法でノード４の
電位を決めておけば、ｎチャネルトランジスタのオン抵
抗を記憶できることになる。
１図に示す回路では、ｎチャネルＭＯ８トランジスタの
基板がＰチャネルＭＯ８）ランジスタ゛のソースだ接続
されてお抄、ノード４を形成している。叉、両トランジ
スタのゲートが互いに接続されて端子６を形成している
。Ｐチャネルトランジスタの基板５はフロート又は接地
されているとする。この回路で、先ず、端子１，２を接
地し端子６に負這圧を印加するとＰチャネルトランジス
タがオフ状態となり、端子３を接地するか負・電圧を印
加するムによってノード４の電位も接地電位か、あるい
はある定・った員電位になる。もし、端子６が接地され
ているとＰチャネルトランジスタはオフ状類なので、端
子３の電位にかかわらずノード４は前の伏線を保つこ左
になる。次に端子６に正電圧を印加すると、Ｐチャネル
トランジスタはオフ状態でｎチャネルトランジスタがオ
ン状態になる。このときｎチ゛ヤネルトランジスタのオ
ン抵抗は端子６に一定の正電圧を与えても、ノード４の
電位によりて異なるので、先に述べた方法でノード４の
電位を決めておけば、ｎチャネルトランジスタのオン抵
抗を記憶できることになる。
この様な回路では、ノード４の電位は１千６が負になっ
た時だけ端子３でコントロールできるという選択性があ
り、また、ｎチャネルトランジスタのオン抵抗は、端子
１．２に電位差を与え、さらに端子６が正に印加された
時のみ、外部にオン電流として選択的に、しかも非破壊
的に読み出すことができる０ここでｎチャネルとＰチャ
ネルトランジスタを逆転させ、各端子に与える電圧の極
性を逆にしても当然同様の動作をさせることができる。
た時だけ端子３でコントロールできるという選択性があ
り、また、ｎチャネルトランジスタのオン抵抗は、端子
１．２に電位差を与え、さらに端子６が正に印加された
時のみ、外部にオン電流として選択的に、しかも非破壊
的に読み出すことができる０ここでｎチャネルとＰチャ
ネルトランジスタを逆転させ、各端子に与える電圧の極
性を逆にしても当然同様の動作をさせることができる。
従って、本発明の目的は前記等価回路を見ふけ上１つの
ゲートで実現し、よシ小さな占有面積であシながら制御
信号によ、って選択的に情報を書き込み、しかも非破壊
で読み出す様なメモリー機能を有スるＭＯＳデバイスを
提供することにある。
ゲートで実現し、よシ小さな占有面積であシながら制御
信号によ、って選択的に情報を書き込み、しかも非破壊
で読み出す様なメモリー機能を有スるＭＯＳデバイスを
提供することにある。
本発明のＭＯ８デバイスは、絶縁基板上に形成した島状
半導体層の相離した少なくとも２つの部位に高濃度第１
導伝型部を設けてソース・ドレインとなし、これら少く
とも２つの高濃度！！１導電型部にはさまれた部位およ
びこの部位から延在する少くとも一部の部位を中濃度第
２導伝型となし、この中濃度第２導伝型部の延在部に続
けて第１導伝型もしくは第２導伝型の低濃度部を設け、
この低ｍＷ部に続けてこの低濃度部をはさむように前記
中＋Ａ＆第２導伝型部と向い合うように高濃度第２４伝
型部を設けてソース・ドレインとなし、前記中濃度第２
３＃電型部上及び前記低濃度部上を覆う部位にゲート絶
縁膜を設け、さらにこのゲート絶縁膜上に１つのゲート
電極を設けて前記２つの高鍋度棺ｌ導伝個部にはさまれ
た部位の中濃度第２導伝型部及び前記低濃度部を共通駆
動する２つのチャネルとなしたことを特徴としている。
半導体層の相離した少なくとも２つの部位に高濃度第１
導伝型部を設けてソース・ドレインとなし、これら少く
とも２つの高濃度！！１導電型部にはさまれた部位およ
びこの部位から延在する少くとも一部の部位を中濃度第
２導伝型となし、この中濃度第２導伝型部の延在部に続
けて第１導伝型もしくは第２導伝型の低濃度部を設け、
この低ｍＷ部に続けてこの低濃度部をはさむように前記
中＋Ａ＆第２導伝型部と向い合うように高濃度第２４伝
型部を設けてソース・ドレインとなし、前記中濃度第２
３＃電型部上及び前記低濃度部上を覆う部位にゲート絶
縁膜を設け、さらにこのゲート絶縁膜上に１つのゲート
電極を設けて前記２つの高鍋度棺ｌ導伝個部にはさまれ
た部位の中濃度第２導伝型部及び前記低濃度部を共通駆
動する２つのチャネルとなしたことを特徴としている。
以下に本発明の典溜的な一実施例に′：）き、その構造
と動作原理について説明する。この実施例では第１導伝
型半導体にｎｌｌ第２導伝型半導体にＰ型を仮定するか
、逆の場合も印加電圧の極性がかわるだけで動作は全く
同じであり、これも当然本発明に含まれる。
と動作原理について説明する。この実施例では第１導伝
型半導体にｎｌｌ第２導伝型半導体にＰ型を仮定するか
、逆の場合も印加電圧の極性がかわるだけで動作は全く
同じであり、これも当然本発明に含まれる。
第２図に本発明のＭＯ８デバイス平面図を製造工程順に
追って示す。
追って示す。
ａ！２図（ｊｌ）は、絶縁基板上のＴ字型真性島状シリ
型１ケ コン全体に１０７ａｌ 桐炭のポロンをイオン注入した
後、レジストをマスクとして１ｏ１ンｃｙｉ柵度のポロ
ンをイオン注入して低濃度のボロンドープ黴域１５と普
通濃度のポロンドープ領域１４を形成したところである
。第２因（−は薄いゲート醗化膜を島状シリコンの全面
に成長させ、ＣｖＤポリシリコンを約４０００人たい積
した後、リンを１０””／ｃ１１椙度イ寸度イオン注入
かる後にエツチングでゲート電極１６を形成した所であ
る。
型１ケ コン全体に１０７ａｌ 桐炭のポロンをイオン注入した
後、レジストをマスクとして１ｏ１ンｃｙｉ柵度のポロ
ンをイオン注入して低濃度のボロンドープ黴域１５と普
通濃度のポロンドープ領域１４を形成したところである
。第２因（−は薄いゲート醗化膜を島状シリコンの全面
に成長させ、ＣｖＤポリシリコンを約４０００人たい積
した後、リンを１０””／ｃ１１椙度イ寸度イオン注入
かる後にエツチングでゲート電極１６を形成した所であ
る。
第２図（Ｃ）はＣＶＤＩＩｊ化膜等をマスクとしてリン
を５Ｘ１０／ｄｉ度注入して、ソース・ドレイン領域ｉ
ｆ、１２を形成し、さらにＣｖＤ＃化腺等を利用してポ
ロンを５ Ｘ １０ ／？ｄ程度注入してコントロール
端子１３を形成した所である。このあと、ソース１１．
ドレイン１２．コントロール端子１３及びゲ＝）１６に
各々メタル配線ｌフを施したものが、本発明のＭ ＯＳ
デバイスとなる。この様にして完成した所を、一部切り
欠いた断面図として第３図に示す。この様なＷｔ造のＭ
Ｏ８デバイスに於いては高ｌ１ｌ１度のｎ型領域１１．
１２をソース・ドレインとし、普通濃度のＰ型領域１４
を基板とし、高濃度ｎ型ポリシリコン１６をゲートとし
にｑヤネルＭＯ８トランジスタが形成されており、高ｍ
度のＰ型領域１３と普通ａｌｌｊｌのＰ型領域１４をソ
ース・ドレインとし、低轟度のＰ型領域１５を基板とし
、高濃度ｎ型ポリシリコン１６をゲートとしたＰチャネ
ルＭＯ８）ランジスタが形成されているとみなせる。
を５Ｘ１０／ｄｉ度注入して、ソース・ドレイン領域ｉ
ｆ、１２を形成し、さらにＣｖＤ＃化腺等を利用してポ
ロンを５ Ｘ １０ ／？ｄ程度注入してコントロール
端子１３を形成した所である。このあと、ソース１１．
ドレイン１２．コントロール端子１３及びゲ＝）１６に
各々メタル配線ｌフを施したものが、本発明のＭ ＯＳ
デバイスとなる。この様にして完成した所を、一部切り
欠いた断面図として第３図に示す。この様なＷｔ造のＭ
Ｏ８デバイスに於いては高ｌ１ｌ１度のｎ型領域１１．
１２をソース・ドレインとし、普通濃度のＰ型領域１４
を基板とし、高濃度ｎ型ポリシリコン１６をゲートとし
にｑヤネルＭＯ８トランジスタが形成されており、高ｍ
度のＰ型領域１３と普通ａｌｌｊｌのＰ型領域１４をソ
ース・ドレインとし、低轟度のＰ型領域１５を基板とし
、高濃度ｎ型ポリシリコン１６をゲートとしたＰチャネ
ルＭＯ８）ランジスタが形成されているとみなせる。
ＰｆヤネルＭＯ８ｈランジスタはゲートがｎ型でしかも
、絶縁基板上に形成されているので、閾値はφＶ以下の
エンハンス型の動作をする。従ってこのデバイスは第１
図の回路を見ｔ＼け上１つのゲートで、しかもコンパク
トに実現していることになり、先に述べた動作方法によ
り１選択的に情報を書き込み、しかも非破壊で読み出す
ことができる。
、絶縁基板上に形成されているので、閾値はφＶ以下の
エンハンス型の動作をする。従ってこのデバイスは第１
図の回路を見ｔ＼け上１つのゲートで、しかもコンパク
トに実現していることになり、先に述べた動作方法によ
り１選択的に情報を書き込み、しかも非破壊で読み出す
ことができる。
以上の説明では、説明の便宜上典型的で、しかも簡単な
一実施例についてのみ述べて来たが、本発明は、この様
な実施例のみに限定されるものではない。たとえば、！
！２図（Ｃ）の低濃度のＰ型領域は精米の範囲で示した
様に低濃度のｎ型あるいはπ型でも良い。
一実施例についてのみ述べて来たが、本発明は、この様
な実施例のみに限定されるものではない。たとえば、！
！２図（Ｃ）の低濃度のＰ型領域は精米の範囲で示した
様に低濃度のｎ型あるいはπ型でも良い。
を追って説明したものであり、第３図は典型的な一実施
例につき３次元的にその構造を示したものである。図中
の記号は、それぞれ次のものに対応する。 １・・・・・・・・・ｎチャネルＭＯ８）ランジスタの
ドレイン２・・・・・・・・・ｎチャネルＭＯ８）ラン
ジスタのソース３・・・・・・・・・ＰチャネルＭＯ８
）ランジスタのドレイン４・・・・・・・・・ｎチャネ
ルＭＯ８）ランジスタの基板とＰ゛：１ チャネルＭ ＯＳ ）ランジスタのソースのｍ続節点５
・・・・・・・、・ＰチャネルＭ’０８トランジスタの
基板、６・・・・・・・・・ｎチャネルＭＯ８トランジ
スタとＰチャネルＭＯ８）ランジスタの各ゲートの接続
節点、１１・・・・・・・・・高濃度ｎ型領域、１２・
・・・・・・・・高濃度ｎ型領域１３・・・・・・・・
・高濃度Ｐ型領埴、１４・・・・・・・・１過濃度Ｐ型
領域、１５・・・・・・・・・社製ｌｌ１Ｐ型領域、１
６・・・・・・・−・ゲートポリシリコン、１７・・・
・・・・・・メタル配線、１Ｂ・・・・−・す７アイア
基板、１９・・・・・・・・・ゲート酸化膜◎） 隼 ｌ 口 啼す５ Ｚ 〔≧Ｑ １ｏ−２ （ｂン 制ｙ ｚ ｍ （Ｃン ／Ｑ
例につき３次元的にその構造を示したものである。図中
の記号は、それぞれ次のものに対応する。 １・・・・・・・・・ｎチャネルＭＯ８）ランジスタの
ドレイン２・・・・・・・・・ｎチャネルＭＯ８）ラン
ジスタのソース３・・・・・・・・・ＰチャネルＭＯ８
）ランジスタのドレイン４・・・・・・・・・ｎチャネ
ルＭＯ８）ランジスタの基板とＰ゛：１ チャネルＭ ＯＳ ）ランジスタのソースのｍ続節点５
・・・・・・・、・ＰチャネルＭ’０８トランジスタの
基板、６・・・・・・・・・ｎチャネルＭＯ８トランジ
スタとＰチャネルＭＯ８）ランジスタの各ゲートの接続
節点、１１・・・・・・・・・高濃度ｎ型領域、１２・
・・・・・・・・高濃度ｎ型領域１３・・・・・・・・
・高濃度Ｐ型領埴、１４・・・・・・・・１過濃度Ｐ型
領域、１５・・・・・・・・・社製ｌｌ１Ｐ型領域、１
６・・・・・・・−・ゲートポリシリコン、１７・・・
・・・・・・メタル配線、１Ｂ・・・・−・す７アイア
基板、１９・・・・・・・・・ゲート酸化膜◎） 隼 ｌ 口 啼す５ Ｚ 〔≧Ｑ １ｏ−２ （ｂン 制ｙ ｚ ｍ （Ｃン ／Ｑ
Claims (1)
- 絶縁基板上く形成した島状半導体層の相離した少くとも
２つの部位に高濃度ＩＩＩ導伝型部を設けてソース・ド
レインとなし、これら少くと１２つの高濃度第１導伝橿
部にはさまれた部位およびこの部位から延在する少くと
も一部の部位を中濃度第２導伝型となし、この中濃度第
２導伝型部の延在部に続けて第１導伝掴もしくは第２導
伝型の低濃度部を設け、この低濃度部に続けてこの低濃
度部をはさむように前記中濃度第２導伝型部を向い合う
ように高濃度第２導伝型、ｓを設けてソース・ドレイン
となし、前記中濃度第２導伝型部上及び前記低濃度部上
を覆う部位にゲージ絶縁膜を設け、さらに、このゲート
絶縁膜上ＦＩｃ１つのゲート電極を設けて前記２つの高
濃度第１導伝型部にはさまれ九部位の中濃度第２導伝型
部及び前記低濃度部を共通駆動する２つのチャネルとな
したことを特徴とするＭＯ８デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192539A JPS5893370A (ja) | 1981-11-30 | 1981-11-30 | Ｍｏｓデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192539A JPS5893370A (ja) | 1981-11-30 | 1981-11-30 | Ｍｏｓデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5893370A true JPS5893370A (ja) | 1983-06-03 |
| JPH0263310B2 JPH0263310B2 (ja) | 1990-12-27 |
Family
ID=16292952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192539A Granted JPS5893370A (ja) | 1981-11-30 | 1981-11-30 | Ｍｏｓデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893370A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208694A (ja) * | 1985-03-12 | 1986-09-17 | Nec Corp | 半導体メモリセル |
| JPS6235559A (ja) * | 1985-08-09 | 1987-02-16 | Agency Of Ind Science & Technol | 半導体記憶装置 |
| JP2004128446A (ja) * | 2002-04-10 | 2004-04-22 | Seiko Instruments Inc | 薄膜メモリ、アレイとその動作方法および製造方法 |
| CN100353510C (zh) * | 2002-04-10 | 2007-12-05 | 精工电子有限公司 | 绝缘栅薄膜晶体管及其控制系统 |
| US9183980B2 (en) | 2010-09-29 | 2015-11-10 | Siemens Aktiengesellschaft | Arrangement and method for the compensation of a magnetic unidirectional flux in a transformer core |
-
1981
- 1981-11-30 JP JP56192539A patent/JPS5893370A/ja active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208694A (ja) * | 1985-03-12 | 1986-09-17 | Nec Corp | 半導体メモリセル |
| JPS6235559A (ja) * | 1985-08-09 | 1987-02-16 | Agency Of Ind Science & Technol | 半導体記憶装置 |
| JP2004128446A (ja) * | 2002-04-10 | 2004-04-22 | Seiko Instruments Inc | 薄膜メモリ、アレイとその動作方法および製造方法 |
| EP1355358A3 (en) * | 2002-04-10 | 2004-08-04 | Seiko Instruments Inc. | Thin film semiconductor memory and manufacture method therefor |
| US7211867B2 (en) * | 2002-04-10 | 2007-05-01 | Seiko Instruments Inc. | Thin film memory, array, and operation method and manufacture method therefor |
| CN100353510C (zh) * | 2002-04-10 | 2007-12-05 | 精工电子有限公司 | 绝缘栅薄膜晶体管及其控制系统 |
| CN100380666C (zh) * | 2002-04-10 | 2008-04-09 | 精工电子有限公司 | 薄膜存储器、阵列及其操作方法和制造方法 |
| EP2113943A3 (en) * | 2002-04-10 | 2010-10-13 | Seiko Instruments Inc. | Thin film memory, array, and operation method and manufacture method therefor |
| US9183980B2 (en) | 2010-09-29 | 2015-11-10 | Siemens Aktiengesellschaft | Arrangement and method for the compensation of a magnetic unidirectional flux in a transformer core |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0263310B2 (ja) | 1990-12-27 |
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