JPH0795445A - 同期信号検出方法 - Google Patents

Abstract

(57)【要約】 【構成】 本発明は、デジタル同期信号を検出する場合
に同期信号と判定するための基準となる同期信号と一致
するビットの数をディジタル再生信号の誤り率によって
可変させるようにしている。具体的には、誤り率が小さ
い場合は、同期信号と判定するための基準となる同期信
号と一致するビットの数を多く設定し、誤り率が大きい
場合には同期信号と判定するための基準となる同期信号
と一致するビットの数を少なく設定する。 【効果】 誤り率が大きい場合であっても一応の同期検
出が可能であり、また、誤り率が小さい場合には同期信
号でない部分を同期信号であると誤判定してしまうこと
を防ぐ事ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル同期信号を
有したディジタル信号再生装置に用いる同期信号検出方
法に関するものである。

【０００２】

【従来の技術】従来は、同期信号を検出する場合に同期
信号と判定するための基準となる同期信号と一致するビ
ットの数を固定にしていた。まず、図６に従来同期信号
検出方法を用いたディジタルＶＴＲの再生回路を示す。
図６において、磁気テープ３１に記録されたディジタル
信号は、再生ヘッド１７により再生され、再生プリアン
プ１８により約６０ｄＢ増幅される。そのごイコライザ
回路１９で電磁変換系の周波数特性を補正されると同時
にコンパレータを用いた回路（図示せず。）でディジタ
ル信号に変換される。イコライザ回路１９から出力され
た信号Ｈは同期検出回路２０に入力され、同期信号が検
出され、同期信号部とデータ部に分離される。一方、イ
コライザ回路１９の出力はクロック再生ＰＬＬ回路２５
にも入力され、同期信号検出回路の基準クロック信号Ｊ
が生成される。同期信号検出回路２０で分離されたデー
タは、誤り訂正回路２２に入力されメモリー２１をワー
キングエリアとし、誤りの訂正及び補間を受け、デシャ
フリング回路２３に入力される。ここでデシャフリング
処理を受け、データを時系列の順番に並び替えられた
後、Ｄ−Ａ変換出力回路２４でアナログ信号Ｍに変換さ
れ、ＶＴＲ本体（図示せず。）から再生映像信号として
出力される。

【０００３】次に、図７に図６の同期検出回路２０の詳
細を示す。図７において、同期検出回路に入力された信
号Ｈは入力データレジスタ２６に入力され、同期パター
ン発生器で発生する同期パターンと同期パターン一致検
出回路で各ビット毎に比較され、全てのビットが一致し
た場合に同期パターン一致検出回路２７の出力信号Ｋが
Ｈｉｇｈレベルになり、同期パルス発生器３０から同期
パルス信号Ｌがデータ分離回路２９に送られる。データ
分離回路２９は同期パルス信号Ｌにより再生信号を同期
信号部とデータ部に分離し、データ信号Ｉを出力する。

【０００４】また、図８に、入力データレジスタ２６、
同期パターン一致検出回路２７、同期パターン発生器２
８の具体的な回路例を示す。Ｒ₀〜Ｒ₇はシフトレジスタ
であり、入力データレジスタ３４を構成する。Ｓ₀〜Ｓ₇
はＮＯＲゲートであり、それぞれのゲートの一方の入力
端子は、同期信号”１００１１１０１”と同一の順序で
Ｈｉｇｈレベル又はＬｏｗレベルに固定され、他方の入
力端子に同期信号と同一レベルの信号が入力された時の
ゲートの出力は”Ｈｉｇｈ”になる。Ｓ₀〜Ｓ₇の出力が
それぞれＡＮＤゲート３５に入力される。したがって、
Ｒ₀〜Ｒ₇のシフトレジスタのデータがすべて同期信号”
１００１１１０１”と一致した場合のみＳ₀〜Ｓ₇のＮＯ
Ｒゲート出力がすべて”Ｈｉｇｈ”レベルとなり、ＡＮ
Ｄゲート３５の出力信号Ｋが”Ｈｉｇｈ”レベルとな
る。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
技術では同期信号を検出する場合に同期信号と判定する
ための基準となる同期信号と一致するビットの数を固定
にしているため、同期信号のすべてのビットが一致した
時のみ同期信号を判定しており、同期信号が１ビットで
も誤れば同期信号と判定しない。

【０００６】従って、その同期信号を有するブロックの
ディジタルデータはすべて無効となってしまう。誤り率
が大きい場合には同期信号内に誤りが生じる確率も多く
なる。しかし、ディジタルデータは誤り訂正回路により
訂正を受けるため誤りがあっても有効データとなり得
る。このため、有効データとなり得るデータを切り捨て
ることになってしまう。

【０００７】また、少ないビットの一致で同期信号と判
定する場合、誤り率が小さい場合には同期信号に誤りが
生じる確率は少なく、同期信号でない部分を同期信号で
あると誤判定してしまう確率が高くなる。

【０００８】本発明は上記従来の課題を解決した同期信
号検出方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明では、同期信号を
検出する場合に同期信号と判定するための基準となる同
期信号と一致するビットの数をディジタル再生信号の誤
り率によって可変させるようにしている。

【００１０】

【作用】従って本発明では、同期信号を検出する場合に
同期信号と判定するための基準となる同期信号と一致す
るビットの数をディジタル再生信号の誤り率によって可
変させる。誤り率が小さい場合は、同期信号と判定する
ための基準となる同期信号と一致するビットの数を多く
設定し、誤り率が大きい場合には同期信号と判定するた
めの基準となる同期信号と一致するビットの数を少なく
設定する。

【００１１】

【実施例】本発明の一実施例について図１乃至図５を用
いて説明する。図１に本発明の同期信号検出方法を用い
たディジタルＶＴＲの再生回路を示す。図１において、
磁気テープ３１に記録されたディジタル信号は、再生ヘ
ッド１により再生され、再生プリアンプ２により約６０
ｄＢ増幅される。その後、イコライザ回路３で電磁変換
系の周波数特性を補正されると同時にコンパレータを用
いた回路（図示せず。）でディジタル信号に変換され
る。イコライザ回路３から出力された信号は同期検出回
路４に入力され、同期信号が検出され、同期信号部とデ
ータ部に分離される。次に、同期信号を同期信号と判定
するために、本来の同期信号と一致するビット数を決め
る誤り率情報は、誤り訂正回路６からマイクロコンピュ
ータ（以下、マイコンと略称する。）１０に送られ、本
来の同期信号と一致するビット数の閾値信号Ｆを同期信
号検出回路４に入力する。

【００１２】一方、イコライザ回路３の出力はクロック
再生ＰＬＬ回路９にも入力され、同期信号検出回路４の
基準クロック（Ｃ）が生成される。同期信号検出回路４
で分離されたデータは、誤り訂正回路６に入力されメモ
リー５をワーキングエリアとし、誤りの訂正及び補間を
受け、デシャフリング回路７に入力される。デシャフリ
ング回路７でデシャフリング処理を受け、データを時系
列の順番に並び替えた後、Ｄ−Ａ変換出力回路８でアナ
ログ信号Ｎに変換され、ＶＴＲ本体（図示せず。）から
再生映像信号として出力される。

【００１３】図２を用いて、本発明の同期信号検出方法
に係る同期検出回路４を詳細に説明する。まず、同期検
出回路４に入力された信号Ａは入力データレジスタ１１
に入力され、同期パターン発生器１３で発生する同期パ
ターンと共に同期パターン一致検出回路１２で各ビット
ごとに比較され、一致ビットカウンタ１５に一致したビ
ット数がカウントされる。一致したビットの数の信号Ｅ
は同期パルス発生器１６に入力され、マイコン１０から
のしきい値信号Ｆにより、同期信号であるかどうかを判
定し、同期信号であると判定した場合は同期パルス信号
Ｇを発生し、データ分離回路１４に送られる。データ分
離回路１４は同期パルス信号Ｇにより再生信号を同期信
号部とデータ部に分離し、データ信号Ｂを出力する。

【００１４】また、図３に、入力データレジスタ１１、
同期パターン一致検出回路１２、同期パターン発生器１
３、一致ビットカウンタ１５、同期パルス発生器１６の
具体的な回路例を示す。この図において、Ｒ₀〜Ｒ₇はシ
フトレジスタであり、入力データレジスタ３３を構成す
る。Ｓ₀〜Ｓ₇はＮＯＲゲートであり、それぞれのゲート
の一方の入力端子は、同期信号”１００１１１０１”と
同一の順序で”Ｈｉｇｈ”レベル又は”Ｌｏｗ”レベル
に固定され、他方の入力端子に同期信号と同一レベルの
信号が入力された時のゲートの出力は”Ｈｉｇｈ”にな
る。従って、Ｓ₀〜Ｓ₇の出力の”Ｈｉｇｈ”の信号Ｅの
数が同期信号と一致するビット数となる。この数の信号
Ｅをマイコン１０から送られる本来の同期信号と一致す
るビット数のしきい値信号Ｆと比較し、Ｅ≧Ｆであれば
同期信号と判定し、同期パルス発生制御信号Ｇとして出
力する。

【００１５】図４に、マイコン１０から出力する同期信
号と判定する同期信号と一致するビット数のしきい値信
号Ｆを決定する、誤り率としきい値の関係例を示す。

【００１６】次に図５を用いて、図３の回路の動作例を
示す。ここで、図３の回路に入力される入力信号が図５
の（２）に示す入力信号１の場合は、図５の（１）に示
す同期信号と一致するビット数は８であり、マイコン１
０からのしきい値信号Ｆが図４に示す値である、８，
７，６のいずれの場合にも図３の比較器は、図５の（２
−ｂ）に示すように、同期信号期間が”Ｈｉｇｈ”とな
るような同期パルス発生制御信号Ｇを出力する。

【００１７】図５の（４）に示す入力信号の場合は、図
５の（１）に示す同期信号と一致するビット数は６であ
り、マイコン１０からのしきい値信号Ｆが図４に示す値
の内、８及び７の場合は、図３の比較器３２は、図５の
（４−ｂ−１）に示すように、”Ｌｏｗ”のままで、同
期パルス発生制御信号Ｇは出力されない。マイコン１０
からのしきい値信号Ｆが図４に示す値の内、６の場合
は、図３の比較器３４は、図５の（４−ｂ−２）に示す
ように、同期信号期間が”Ｈｉｇｈ”となるような同期
パルス発生制御信号Ｇを出力する。

【００１８】

【発明の効果】このように、本発明によれば、同期信号
を検出する場合に同期信号と判定するための基準となる
同期信号と一致するビットの数をディジタル再生信号の
誤り率によって可変させるようにしているため、同期信
号の誤り率が大きい場合には、同期信号と判定するため
の基準となる同期信号と一致するビットの数を少なく設
定することにより、従来のようにすべてのビットが一致
した時のみ同期信号と判定する場合のように、同期信号
が１ビットでも誤れば同期信号と判定せず、その同期信
号を有するブロックのディジタルデータがすべて無効と
なる事は無い。

【００１９】これは、誤り率が大きい場合には同期信号
内に誤りが生じる確率も多くなることに基づくものであ
り、ディジタルデータは誤り訂正回路により訂正を受け
るため誤りがあっても有効データとなり得るという性質
を有効に利用できるものである。

【００２０】また、誤り率が小さい場合には同期信号に
誤りが生じる確率は少ないため、同期信号と判定するた
めの基準となる同期信号と一致するビットの数を多く設
定する事により、同期信号でない部分を同期信号である
と誤判定してしまうことを防ぐ事ができる。

【図面の簡単な説明】

【図１】本発明の同期信号検出方法を用いたディジタル
ＶＴＲの再生回路のブロック図である。

【図２】本発明の同期信号検出方法に係る同期検出回路
の構成図である。

【図３】本発明に係り、図２中の入力データレジスタ１
１、同期パターン一致検出回路１２、同期パターン発生
器１３、一致ビットカウンター１５、同期パルス発生器
１６の具体的な回路図である。

【図４】本発明に係る、誤り率としきい値の関係例を示
す図である。

【図５】本発明に係り、図３の回路の動作タイミング図
である。

【図６】従来例の同期信号検出方法を用いたディジタル
ＶＴＲの再生回路のブロック図である。

【図７】従来例の同期信号検出方法に係る同期検出回路
の構成図である。

【図８】従来例に係り、図７中の入力データレジスタ２
６、同期パターン一致検出回路２７、同期パターン発生
器２８の具体的な回路図である。

【符号の説明】

４ 同期検出回路 ６ 誤り訂正回路 １０ マイコン １２ 同期パターン一致検出回路 １３ 同期パターン発生器 １５ 一致ビットカウンタ １６ 同期パルス発生器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ディジタル信号再生装置において、同期
   信号を検出する場合に同期信号と判定するための基準と
   なる同期信号と一致するビットの数をディジタル再生信
   号の誤り率によって可変させることを特徴とする同期信
   号検出方法。