JPH0795592B2

JPH0795592B2 - 静電誘導型半導体装置

Info

Publication number: JPH0795592B2
Application number: JP62092644A
Authority: JP
Inventors: 博只野; 知義櫛田
Original assignee: Toyota Central R&D Labs Inc
Current assignee: Toyota Central R&D Labs Inc
Priority date: 1987-04-14
Filing date: 1987-04-14
Publication date: 1995-10-11
Anticipated expiration: 2010-10-11
Also published as: JPS63257274A; US4998149A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、高速動作を行う静電誘導型半導体装置に関す
る。

［従来の技術］従来から、電流の導通、遮断を制御する半導体装置の１
つとして、静電誘導型半導体装置が用いられている。そ
して、静電誘導型半導体装置では、これを導通状態とす
る（以下、ターンオンという）時、および遮断状態とす
る（以下、ターンオフという）時にその動作に時間遅れ
がある。そこで、このターンオン、ターンオフ動作の高
速化が望まれている。

ここで、従来の静電誘導型半導体装置の一例について第
７図に基づいて説明する。

この例は、ｎチャネルの静電誘導型サイリスタの一例に
ついてのもので、第７図にはその断面構造を２ユニット
分だけ示してある。

静電誘導型サイリスタ100の上部表面部には、ｎ型半導
体からなるカソード領域10とｐ型半導体からなるゲート
領域12が交互に設けられている。また、静電誘導型サイ
リスタ100の下部表面部には、ｐ型半導体からなるアノ
ード領域14が、その全面に渡って設けられている。そし
て、これらの表面部に挟まれた静電誘導型サイリスタ10
0の中間部には、低不純物密度領域16が設けられてい
る。

静電誘導型サイリスタ100の上部表面には、カソード領
域10に接続される第１の主電極18およびゲート領域12に
接続される制御電極20が設けられている。そして、ゲー
ト領域12と第１の主電極18の間には絶縁体22が配置さ
れ、両者が導通されるのを防止している。また、静電誘
導型サイリスタ100の下部表面には、アノード領域14に
接続された第２の主電極24が設けられている。

このような静電誘導型サイリスタ100においては、たと
えば制御電極20と第１の主電極18が同電位に保たれてい
る場合導通状態とならない静電誘導型サイリスタ（これ
をノーマリオフ静電誘導型サイリスタという）とするこ
とが可能で、このノーマリオフ静電誘導型サイリスタで
は、通常第１および第２の主電極18,24の間に所定の電
圧が印加され、アノード領域14がカソード領域10に対し
所定の高電位状態に保たれている。

そして、ターンオン動作の場合は、制御電極20によって
ゲート領域12がカソード領域10より正の電位になるよう
に電圧を印加する。これによって、静電誘導型サイリス
タ100は導通状態となり、第１の主電極18および第２の
主電極24の間に電流が流れる。

つまり、ゲート領域12が正電位になること、あるいはこ
のゲート領域12からわずかな正孔がチャネル領域16aに
供給されることによって、カソード領域10から低不純物
密度領域16に大量の電子が注入されることになり、さら
にアノード領域14からの大量の正孔が低不純物密度領域
16に注入されることになる。これによって、第１及び第
２の主電極18、24間、つまり静電誘導型サイリスタ100
が導通されることになる。なお、チャネル領域はカソー
ド領域10の下方でゲート領域12に挾まれた低不純物密度
領域16の部分をいう。

また、第１及び第２の主電極18と第２の主電極、24の間
に流れる電流を遮断する場合、つまりターンオフ動作の
場合は、ゲート領域12に0Vまたは負の電位を与える。す
ると、チャネル領域16a中の正孔は、ゲート領域12に引
出され、カソード領域10からの電子の注入が停止され、
主電極18、24間の電流が遮断される。

［発明が解決しようとする問題点］従来の静電誘導型サイリスタ100にあっては、その導通
状態において、低不純物密度領域16の中で、正孔がその
全域に渡って高密度に存在することになる。そして、こ
れらの正孔はすべてカソード領域10に向かって移動す
る。従って、低不純物領域16のカソード領域10の下側で
ゲート領域に挟まれたチャネル領域16aでは、正孔の密
度が高くなる。

第１及び第２の主電極18、24間を遮断するターンオフ動
作の場合、ゲート領域12に正孔を引き出す訳であるが、
上述のようにチャネル領域16aには、多量の正孔が存在
するため、この正孔が消滅するまで、電流の遮断は行え
ず、高速の遮断は困難であった。

なお、このチャネル領域16aでの正孔が消滅するまでの
動作遅れの時間を蓄積時間とする。

また、このような従来の静電誘導型サイリスタ100の電
流の高速遮断を行うため、（ａ）半導体基板中に金などのライフタイムキラーを添
加すること（ｂ）電子線照射などによって半導体基板中のライフタ
イムを制御すること（ｃ）アノード領域14の構造を改良することなどが提案されている。

しかし、金などのライフタイムキラーを添加する方法や
電子線照射などによるライフタイム制御方法によると、
正孔の量が減少するので遮断動作の高速化は図れるが、
導通状態における電圧降下が増加し、遮断状態における
漏洩電流の増加をまねくという問題点があった。またア
ノードの構造の改良では、チャネル領域16aにおける正
孔の減少量は少ないため、ターンオフ時に十分な高速動
作が得られないという問題点があった。

本発明は、このような問題点を解決するためになされた
ものであって、導通状態における電圧降下が十分小さい
にもかかわらず高速動作が可能な静電誘導型半導体装置
を提供することを目的とする。

［問題点を解決するための手段］第１発明の静電誘導型半導体装置では、半導体基板の一
方の表面部に第１導電型の半導体からなり第２の主電極
が接続されたアノード領域が設けられ、他方の表面部に
第２導電型半導体からなり第１の主電極が接続されたカ
ソード領域が設けられ、中間部には低不純物密度領域が
設けられている。また、前記カソード領域に隣接して第
１導電型の半導体からなるゲート領域が設けられてい
る。

そして、カソード領域近傍の低不純物密度領域内での電
流量を減少し、高速のターンオフ動作を可能とするた
め、前記カソード領域との間に前記ゲート領域を挾む位
置に、前記アノード領域および前記ゲート領域と同じ第
１導電型の半導体からなり、前記第１の主電極によって
前記カソード領域に短絡されたカソード短絡領域が設け
られている。

第２発明の静電誘導型半導体装置では、さらに高速の動
作を可能とするため、第１発明の静電誘導型半導体装置
の構成に加え、アノード領域の近傍に設けられ、カソー
ド領域と同じ第２導電型の半導体からなり、第２の主電
極によって前記アノード領域に短絡されたアノード短絡
領域が設けられている。

第３発明の静電誘導型半導体装置では、半導体基板の一
方の表面部に、第２導電型の半導体からなり第２の主電
極が接続されたドレーン領域が設けられ、他方の表面部
には第２導電型半導体からなり第１の主電極が接続され
たソース領域が設けられ、中間部には低不純物密度領域
が設けられている。また、このソース領域に隣接して第
１導電型の半導体からなり制御電極が接続されたゲート
領域が設けられている。

そして、ソース領域近傍の低不純物密度領域内での電流
量を減少し、高速のターンオフ動作を可能とするため
に、前記ソース領域との間に前記ゲート領域を挾む位置
に、前記ゲート領域と同じ第１導電型の半導体からな
り、第１の主電極によって前記ソース領域に短絡された
ソース短絡領域が設けられている。

［作用］次に、これら第１発明から第３発明に係る静電誘導型半
導体装置の作用についてｎチャネルノーマリオフ型静電
誘導型半導体装置の例を用いて説明する。

第１発明の静電誘導型半導体装置では、静電誘導型半導
体装置を導通状態とする場合、つまりターンオン動作の
場合は、第１導電型の半導体からなるゲート領域が第２
導電型からなるカソード領域より正電位になるように電
圧が印加される。すると、このゲート領域の電位の変化
によって、カソード領域から電子が低不純物密度領域に
注入され、さらにこの電子によって第１導電型からなる
アノード領域から正孔が注入される。このようにして、
静電誘導型半導体装置が導通状態となる。

この導通状態において、アノード領域から低不純物密度
領域に注入された正孔の一部はカソード領域に向けて流
れる。しかし、カソード領域との間にゲート領域を挾む
位置にあるカソード短絡領域が第１の主電極によってカ
ソード領域に短絡され、カソード領域と同電位に保たれ
ているため、残りの正孔はカソード短絡領域に向けて流
れる。このように、低不純物密度領域内の正孔は効果的
に分散され、正孔の多くはカソード領域およびゲート領
域に挟まれたチャネルを領域を通らない。従ってチャネ
ル領域での正孔密度は、従来の静電誘導型半導体装置に
比べ大幅に低くなる。また、カソード短絡領域は、アノ
ード領域と同一の第１導電型の半導体で形成されてい
る。このため、低不純物密度領域からの正孔の流出がス
ムーズになり、低不純物密度領域内での正孔密度は低減
される。

そして、ターンオフ動作の場合は、ゲート領域をカソー
ド領域に対し、0Vまたは負電位とする。すると、チャネ
ル領域にある正孔はゲート領域に引出され、カソード領
域からの電子の注入が停止される。

ここで、第１発明の静電誘導型半導体装置においては、
上述のように低不純物密度領域、特にそのチャネル領域
での正孔密度が小さいため、ターンオフ動作における電
流遮断過程に入るまでの時間、つまり蓄積時間を大幅に
短縮でき、高速動作が可能となる。

次に、第２発明の静電誘導型半導体装置においては、第
１発明の静電誘導型半導体装置の構成に加え、第１導電
型半導体からなるアノード領域の近傍にこれとは異なる
導電型、つまり第２導電型の半導体からなるアノード短
絡領域が設けられている。このため、ターンオフ時のチ
ャネル領域での正孔の消滅が速やかに行なわれるととも
に、アノード領域の全面部での低不純物密度領域からの
電子の流れ出しがスムーズになり、アノード電流の降下
時間を短くすることができ、静電誘導型半導体装置の動
作がさらに高速化される。

第３発明の静電誘導型半導体装置では、ターンオン動作
の場合は、第１導電型の半導体からなるゲート領域が第
２導電型からなるソース領域より正電位になるように電
圧が印加される。すると、ここから低不純物領域のチャ
ネル領域に正孔が供給される。これによって、ソース領
域から電子が引き出され、静電誘導型半導体装置が導通
状態となる。

この導通状態において、ソース領域との間にゲート領域
を挾む位置にあるソース短絡領域が第１の主電極によっ
てソース領域に短絡され、ソース領域と同電位に保たれ
ているため、ゲート領域から低不純物密度領域に注入さ
れた正孔はチャネル領域だけでなくソース短絡領域の近
傍にまで分布する。このように、低不純物密度領域内の
正孔は効果的に分散され、チャネル領域での正孔密度
は、従来の静電誘導型半導体装置に比べ大幅に低くな
る。また、ソース短絡領域は、ゲート領域と同一の第１
導電型の半導体で形成されている。このため、低不純物
密度領域からの正孔の流出がスムーズになり、低不純物
密度領域内での正孔密度は低減される。

そして、ターンオフ動作の場合は、ゲート領域をソース
領域に対し、0Vまたは負電位とする。すると、チャネル
領域にある正孔はゲート領域に引出され、ソース領域か
らの電子の注入が停止され、導通が遮断される。

ここで、第３発明の静電誘導型半導体装置においては、
上述のように低不純物密度領域、特にそのチャネル領域
での正孔密度が小さいため、ターンオフ動作における蓄
積時間を大幅に短縮でき、高速動作が可能となる。

なお、第１発明から第３発明に係る静電誘導型半導体装
置は、ｐチャネル静電誘導型半導体装置およびノーマリ
オン型静電誘導型半導体装置とすることもでき、この場
合も上述と同様の作用効果が得られる。

［発明の効果］以上説明したように、本発明によれば、ライフタイムキ
ラーの添加などを行なわなくても高速動作が可能な静電
誘導型半導体装置を得ることができる。

［実施例］次に、本発明の好適な実施例について図面に基づき説明
する。

第１実施例第１図に、本発明の静電誘導型半導体装置をｎチャネル
静電誘導型サイリスタ200に適用した場合の静電誘導型
サイリスタ200の断面構造の一部を示す。

この例の静電誘導型サイリスタは次のようにして形成す
る。

不純物密度が約１×10¹⁴cm^-3、厚さが約250μｍのｎ形
シリコン基板に対して、一方の表面からボロンのイオン
注入を行い、P⁺ゲート領域12およびP⁺カソード短絡領域
26を形成する。また、他方の表面から同じくボロンのイ
オン注入によりP⁺アノード領域14を形成する。これらP⁺
領域の形成の深さは約５μｍで、ここでの不純物密度
は、約２×10¹⁹cm^-3である。

次に、P⁺ゲート領域12の間に砒素のイオン注入により、
n⁺カソード領域を形成する。このn⁺カソード領域の深さ
は、約0.2μｍで、ここでの不純物密度は約１×10²⁰cm
^-3である。

その後、カソード領域10とカソード短絡領域26を同電位
とするようにアルミニウム電極からなる第１の主電極18
を配線する。同様に、ゲート領域12、アノード領域14に
アルミニウム電極からなる制御電極18、第２の主電極24
を配線する。なお。ゲート領域12と第１の主電極が接触
する場所には、絶縁膜22を介在させ、両者を絶縁してい
る。

次にこの例における作用について説明する。静電誘導型
サイリスタ200のターンオン動作は、ゲート領域12にカ
ソード領域10に対して正電位となる電圧を印加すること
によって行なわれる。

このゲート領域12の僅かな電位変化あるいはここからの
僅かな正孔のチャネル領域16aへの注入によって大きな
電子電流がカソード領域10から引出される。すると、こ
の大きな電子電流は、アノード領域14から大きな正孔電
流を引出し、静電誘導型サイリスタ100が導通状態とな
る。

この導通状態において、アノード領域14から注入された
正孔は、その一部がチャネル領域16aを通ってカソード
領域10へと流れる。しかし、その残りは、チャネル領域
を通らずにカソード短絡領域26へと流れる。従って、チ
ャネル領域での正孔密度は、カソード短絡領域26を有し
ない静電誘導型サイリスタ100よりも低くなっている。

静電誘導型サイリスタ100のターンオフ動作は、ゲート
領域12を０電位または負電位としチャネル領域16aにあ
る正孔をゲート領域12に引出し、チャネル領域16aの電
子に対するポテンシャルを高くして、カソード領域10か
らの電子の注入を止めることによって行なわれる。

ここで、本実施例の静電誘導型サイリスタ200は、チャ
ネル領域16aでの正孔の密度が上述のように低くなって
いる。このため、速やかに静電誘導型サイリスタ200を
遮断状態、つまりオフ状態とすることができる。

第２図は、本発明の静電誘導型サイリスタ200および従
来の静電誘導型サイリスタ100のアノード電流のターン
オフ特性の一例を示したものである。

これらの静電誘導型サイリスタ100、200における導通時
の電圧降下、つまり順方向電圧降下は両者共100A/cm²の
電流に対し1.2V程度であるが、本発明の静電誘導型サイ
リスタ200は、ターンオフ特性が従来の静電誘導型サイ
リスタ100に比べ優れている。

つまり、ゲート領域12を0Vあるいは負電位としたOFF信
号入力時から、電流減少が始まるまでの時間、つまり蓄
積時間が、従来の１μsecに比べ、約1/2の500nsec程度
になっている。

また、電流値がほぼ0Aになるまでの時間（以下、降下時
間という）も大幅に短縮されている。なお、この例の静
電誘導型サイリスタ200におけるカソード短絡領域26の
低不純物密度領域16に接触している面積は、カソード領
域10の低不純物密度領域16の面積に対し、約370％であ
る。また、5mm×5mmの大きさの静電誘導型サイリスタ20
0のチップ中に、カソード短絡領域26は約1000か所、カ
ソード領域100は約16000か所に設けてある。

さらに、このカソード短絡領域26のカソード領域10に対
する面積の割合の検討によれば、十分な高速動作を可能
とするためには、カソード短絡領域26の面積をカソード
領域10の面積より大きくするとよいことが分かった。更
に、カソード領域からカソード短絡領域までの距離をカ
ソード領域からアノード領域までの距離以下にするとチ
ャネル領域16aにおける正孔の密度を効果的に低減でき
ることが分かった。

第２実施例第３図に、本発明の静電誘導型半導体装置をアノード短
絡構造を有するｎチャネル静電誘導型サイリスタ300に
適用した例を示す。

この実施例は、アノード領域14およびアノード短絡領域
30を除いて第１実施例と同じである。

アノード短絡構造を有する静電誘導型サイリスタ300で
は、アノード短絡領域30に向けて電子が流れるため、ア
ノード領域14からの正孔の注入効率が減少する。そし
て、ターンオフ過程において、アノード領域14前面部で
の電子の流れ出しがスムーズになることから、アノード
電流の降下時間が短くなる。

第１実施例と同様にチャネル領域の正孔密度が低くなっ
ているため、蓄積時間が短く、このアノード短絡領域30
を形成したことと相俟って、高速のターンオフ特性が得
られる。

第４図は、第２実施例の静電誘導型サイリスタ300のタ
ーンオフ特性を示したものである。この実施例におけ
る、蓄積時間は400nsecであり、降下時間は800nsecであ
る。これは、従来のものに比べほぼ1/8の値である。

なお、この例の静電誘導型サイリスタ300の構成は、第
２図の例に用いたものとアノード側の構成以外は同様で
あり、カソード短絡領域26の面積は、カソード領域10の
370％である。そして、アノード短絡領域30の面積は、
アノード領域14の面積の約33％である。

なお、この例における順方向電圧降下は約1.3V（このと
きの電流密度100A/cm²）であった。

第３実施例第５図に、本発明の静電誘導型半導体装置をｎチャネル
バイポーラモード静電誘導型トランジスタ400に適用し
た例を示す。

このバイポーラモード静電誘導型トランジスタ400は、
次のようにして形成する。

不純物密度約２×10¹⁸cm^-3で、厚さが約400μｍのn⁺ド
レイン領域40となるｎ形シリコン基板の上部に、厚さ約
35μｍの低不純物密度領域16をエピキシャル成長で形成
する。そして、この低不純物密度領域16の表面からボロ
ンのイオン注入により、p⁺ゲート領域およびp⁺ソース短
絡領域46を形成する。次に、同一の表面からの砒素の注
入により、n⁺ソース領域を形成する。その後、第１実施
例と同様にソース短絡領域44およびソース領域42に第１
の主電極18、ゲート領域12に制御電極20、ドレイン領域
40に第２の主電極24が配線される。また、絶縁膜22が、
第１の主電極18とゲート領域12の間に設ける。

このようなバイポーラモード静電誘導型トランジスタ40
0をターンオンする時は、ゲート領域12をソース領域42
に対し正電位とする。そして、ここからチャネル領域16
aに正孔を注入し、これによってソース領域42から電子
を引き出し、これをドレイン領域40に流す。このように
して、導通状態となる。

このターンオン動作の際、ゲート領域12から注入される
正孔の量は、バイポーラモード静電誘導型トランジスタ
400の電流増幅率が大きいため、ソース領域42から引出
す電子の量の数10分の１以下でよい。しかし、ターンオ
ン動作を高速にするため、通常1/10〜1/5程度の正孔の
注入量が用いられる。

導通状態にあるバイポーラモード静電誘導型トランジス
タ400をターンオフする時は、ゲート領域12の電位を0V
または負電位とする。これによって、チャネル領域16a
に注入された正孔をゲート領域12に引出し、ソース領域
42からの電子の注入を止める。

この第３実施例では、その導通状態でゲート領域12から
注入されている正孔はチャネル領域16aのみならずソー
ス短絡領域44近傍にまで分布する。このため、導通状態
におけるチャネル領域16aでの正孔密度は低くなる。

従って、ターンオフ過程において、チャネル領域16aの
正孔の引出しは容易に行なわれ、ソース領域42からの電
子の注入が短時間で停止される。このため、ターンオフ
過程での蓄積時間が短くなり、高速動作が可能となる。

第６図は、このバイポーラモード静電誘導型トランジス
タ400のターンオフ特性とソース短絡領域のない従来の
パイポーラモード静電誘導型トランジスタのターンオフ
特性を示したものである。このように、この例によれ
ば、ターンオフ時の蓄積時間は、従来の約1/2の200nsec
となっている。また、順方向の電圧降下は、100A/cm²の
電流密度で0.21Vである。これは従来のものの0.17Vに比
べ、わずかな上昇に押えられている。

また、ターンオフ過程でゲート領域12を通して引出され
る電荷量は、従来に比べ半分以下となる。従って、この
バイポーラモード静電誘導型トランジスタ400の駆動回
路が簡単になり、しかも高速動作が可能となる。

なお、この例に用いたバイポーラモード静電誘導型トラ
ンジスタ400のソース短絡領域44のソース領域に対する
面積比は約370％である。

なお、本発明は上記実施例に限定されるものではなく、
各種の変更が可能である。

例えば、上記実施例ではｎチャネルの静電誘導型半導体
装置についてのみ説明したが、ｐチャネルの静電誘導型
半導体装置に対しても有効に適用できる。

また、半導体基板として、シリコンのみならず、ガリウ
ム、砒素などを用いてもよい。さらに、各領域の形成方
法や不純物の種類などは、他の通常の半導体装置の製造
で利用されているものを利用することができる。

また、各領域の寸法、不純物の密度は、目的に応じ、変
更される。さらに低不純物密度領域における不純物密度
を主電流の流れる方向に沿って所定の分布を持たせても
よい。

また、制御電極の電位が第１の主電極と同電位におい
て、電流が流れるノーマリオン静電誘導型半導体装置に
対しても有効に適用できる。

【図面の簡単な説明】

第１図は、本発明の第１実施例である静電誘導型サイリ
スタの断面図、第２図は、同実施例の電流遮断動作を示す特性図、第３図は、本発明の第２実施例である静電誘導型サイリ
スタの断面図、第４図は、同実施例の電流遮断動作を示す特性図、第５図は、本発明の第３実施例であるバイポーラモード
静電誘導型トランジスタの断面図、第６図は、同実施例の電流遮断動作を示す特性図、第７図は、従来の静電誘導型半導体装置の一例である静
電誘導型サイリスタの断面図である。 10……カソード領域 12……ゲート領域 14……アノード領域 16……低不純物密度領域 18……第１の主電極 20……制御電極 22……絶縁膜 24……第２の主電極 26……カソード短絡領域 30……アノード短絡領域 40……ドレーン領域 42……ソース領域 44……ソース短絡領域 100、200、300……静電誘導型サイリスタ 400……バイポーラモード静電誘導型トランジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭58−131771（ＪＰ，Ａ) 特開昭57−62561（ＪＰ，Ａ) 特開昭61−189667（ＪＰ，Ａ) 特開昭53−145583（ＪＰ，Ａ) 特公昭54−33834（ＪＰ，Ｂ２)

Claims

【特許請求の範囲】

【請求項１】半導体基板の第１の表面部に設けられた第
１導電型の半導体からなるアノード領域と、前記半導体基板の第２の表面部に設けられた第２導電型
の半導体からなるカソード領域と、前記半導体基板の第２の表面部において、前記カソード
領域に隣接して設けられた第１導電型の半導体からなる
ゲート領域と、前記半導体基板の中間部に設けられた低不純物密度領域
と、前記半導体基板の第２の表面部において、前記カソード
領域との間に前記ゲート領域を挾む位置に、前記ゲート
領域と分離して設けられた第１導電型の半導体からなる
カソード短絡領域と、を有し、前記カソード領域および前記カソード短絡領域に第１の
主電極を接続し、前記アノード領域に第２の主電極を接
続し、前記ゲート領域に制御電極を接続したことを特徴
とする静電誘導型半導体装置。
【請求項２】前記カソード領域から前記カソード短絡領
域までの距離を前記カソード領域から前記アノード領域
までの距離以下とすることを特徴とする特許請求の範囲
第１項記載の静電誘導型半導体装置。
【請求項３】前記カソード短絡領域の前記低不純物密度
領域に接している面積を前記カソード領域が前記低不純
物密度領域に接している面積より大きくしたことを特徴
とする特許請求の範囲第１項又は第２項記載の静電誘導
型半導体装置。
【請求項４】半導体基板の第１の表面部に設けられた第
１導電型の半導体からなるアノード領域と、前記半導体基板の第１の表面部において、このアノード
領域の近傍に設けられた第２導電型の半導体からなるア
ノード短絡領域と、前記半導体基板の第２の表面部に設けられた第２導電型
の半導体からなるカソード領域と、前記半導体基板の第２の表面部において、このカソード
領域に隣接して設けられた第１導電型の半導体からなる
ゲート領域と、前記半導体基板の中間部に設けられた低不純物密度領域
と、前記半導体基板の第２の表面部において、前記カソード
領域との間に前記ゲート領域を挾む位置に、前記ゲート
領域と分離して設けられた第１導電型の半導体からなる
カソード短絡領域と、を有し、前記カソード領域および前記カソード短絡領域に第１の
主電極を接続し、前記アノード領域および前記アノード
短絡領域に第２の主電極を接続し、前記ゲート領域に制
御電極を接続したことを特徴とする静電誘導型半導体装
置。
【請求項５】前記カソード領域から前記カソード短絡領
域までの距離を前記カソード領域から前記アノード領域
までの距離以下とすることを特徴とする特許請求の範囲
第４項記載の静電誘導型半導体装置。
【請求項６】前記カソード短絡領域の前記低不純物密度
領域に接している面積を前記カソード領域が前記低不純
物密度領域に接している面積より大きくしたことを特徴
とする特許請求の範囲第４項又は第５項記載の静電誘導
型半導体装置。
【請求項７】半導体基板の第１の表面部に設けられた第
２導電型の半導体からなるドレイン領域と、前記半導体基板の第２の表面部に設けられた第２導電型
の半導体からなるソース領域と、前記半導体基板の第２の表面部において、このソース領
域に隣接して設けられた第１導電型の半導体からなるゲ
ート領域と、前記半導体基板の中間部に設けられた低不純物密度領域
と、前記半導体基板の第２の表面部において、前記ソース領
域との間に前記ゲート領域を挾む位置に、前記ゲート領
域と分離して設けられた第１導電型の半導体からなるソ
ース短絡領域と、を有し、前記ソース領域および前記ソース短絡領域に第１の主電
極を接続し、前記ドレイン領域に第２の主電極を接続
し、前記ゲート領域に制御電極を接続したことを特徴と
する静電誘導型半導体装置。
【請求項８】前記ソース領域から前記ソース短絡領域ま
での距離を前記ソース領域から前記ドレイン領域までの
距離以下とすることを特徴とする特許請求の範囲第７項
記載の静電誘導型半導体装置。