JPS63257274A

JPS63257274A - 静電誘導型半導体装置

Info

Publication number: JPS63257274A
Application number: JP62092644A
Authority: JP
Inventors: Hiroshi Tadano; 博只野; Tomoyoshi Kushida; 知義櫛田
Original assignee: Toyota Central R&D Labs Inc
Current assignee: Toyota Central R&D Labs Inc
Priority date: 1987-04-14
Filing date: 1987-04-14
Publication date: 1988-10-25
Anticipated expiration: 2010-10-11
Also published as: US4998149A; JPH0795592B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、高速動作を行う静電誘導型半導体装置に関す
る。

［従来の技術〕従来から、電流の導通、遮断を制御する半導体装置の１
つとして、静電誘導型半導体装置が用いられている。そ
して、静電誘導型半導体装１４では、これを導通状態と
する（以下、ターンオンという）時、および遮断状態と
する（以下、ターンオフという）時にその動作に時間遅
れがある。そこで、このターンオン、ターンオン動作の
高速化が望まれている。

ここで、従来の静電誘導型半導体装置の一例について第
７図に基づいて説明する。

この例は、ｎチャネルの静電誘導型サイリスタの一例に
ついてのもので、第７図にはその断面構造を２ユニット
分だけ示しである。

静電誘導型サイリスク１００の」二部表面部には、ｎ型
半導体からなるカソード領域１０とｐ！２半導体からな
るゲート領域１２が交互に設けられている。また、静電
誘導型サイリスタ１００の下部表面部には、ｐ型半導体
からなるアノード領域１４が、その全面に渡って設けら
れている。そして、これらの表面部に挟まれた静電誘導
型サイリスタ１００の中間部には、低不純物密度領域１
６が設けられている。

静電誘導型サイリスタ１００の上部表面には、カソード
領域１０に接続される第１の主電極１８およびゲート領
域１２に接続される制御電極２０が設けられている。そ
して、ゲート領域１２と第１の主電極１８の間には絶縁
体２２が配置され、両者が導通されるのを防止している
。また、静電誘導型サイリスタ１００の下部表面には、
アノード領域１４に接続された第２の主電極２４が設け
られている。

このような静電誘導型サイリスタ１００においては、た
とえば制御ｆｄ極２０と第１の主電極１８が同電位に保
たれている場合導通状態とならない静電誘導型サイリス
タ（これをノーマリオフ静電誘導型サイリスタという）
とすることが可能で、このノーマリオフ静電誘導型サイ
リスクでは、通常筒１および第２の主電極１８．２４の
間に所定の電圧が印加され、アノード領域１４がカソー
ド領域１０に対し所定の高電位状態に保たれている。

そして、ターンオン動作の場合は、制御電極２０によっ
てゲート領域１２がカソード領域１０より正の電位にな
るように電圧を印加する。これによって、静電誘導型ザ
イリスタ１００は導通状態となり、第１の主電極１８お
よび第２の主εＵ極２４の間に電流か流れる。

つまり、ゲート領域１２が正電位になること、あるいは
このゲート領域１２かられずかな正孔がチャネル領域１
６ａに供給されることによって、カソード領域Ｌ域１０
から低不純物密度領域１６に大量の電子か注入されるこ
とになり、さらにアノード領域１４からの大＝の正孔が
低不純物密度領域１６に注入されることになる。これに
よって、第１及び第２の主電極１８．２４間、つまり静
電誘導型サイリスタ１００が導通されることになる。

なお、チャネル領域はカソード領域１０の下方でゲート
領域１２に挾まれた低不純物密度領域１６の部分をいう
。

また、第１及び第２の主電極１８と第２の主電極、２４
の間に流れる電流を遮断する場合、つまりターンオフ動
作の場合は、ゲート領域１２にＯ■または負の電位を与
える。すると、チャネル領域１６ａ中の正孔は、ゲート
領域１２に引出され、カソード領域１０からの電子の注
入が停止され、主電極１８．２４間の電流が遮断される
。

〔発明が解決しようとする問題点］従来の静電誘導型サイリスタ１００にあっては、その導
通状態において、低不純物密度領域１６の中で、正孔か
その全域に渡って高密度に存在することになる。そして
、これらの正孔はすべてカソード領域１０に向かって移
動する。従って、低不純物領域１６のカソード領域１０
の下側てゲート領域に挾まれたチャネル領域１６ａでは
、正孔の密度が高くなる。

第１及び第２の主電極１８．２４間を遮断するターンオ
フ動作の場合、ゲート領域１２に正孔を引き出す訳であ
るが、上述のようにチャネル領域１６ａには、多量の正
孔が存在するため、この正孔が消滅するまで、電流の遮
断は行えず、高速の遮断は困難であった。

なお、このチャネル領域１６ａでの正孔が消滅するまで
の動作遅れの時間を蓄積時間とする。

また、このような従来の静電誘導型サイリスタ１００の
電流の高速遮断を行うため、（ａ）半導体基板中に金などのライフタイムキラーを添
加すること（ｂ）電子線照射などによって半導体基板中のライフタ
イムを制御すること（Ｃ）アノード領域１４の構造を改良することなどが提
案されている。

しかし、金などのライフタイムキラーを添加する方法や
電子線照射などによるライフタイム制御方法によると、
正孔の量が減少するので遮断動作の高速化は図れるが、
導通状態における電圧降下が増加し、遮断状態における
漏洩電流の増加をまねくという問題点があった。またア
ノードの構造の改良では、チャネル領域１６ａにおける
正孔の減少量は少ないため、ターンオフ時に十分な高速
動作か得られないという問題点があった。

本発明は、このような問題点を解決するためになされた
ものであって、導通状態における電圧降下が十分小さい
にもかかわらず高速動作が可能な静電誘導型半導体装置
を提供することを１ｊ的とする。

［問題点を解決するための手段］第１発明の静電誘導型半導体装置では、半導体基板の一
方の表面部に第１導電型の半導体からなり第２の主電極
が接続されたアノード領域が設けられ、他方の表面部に
第２導電型半導体からなり第１の主電極が接続されたカ
ソード領域が設けられ、中間部には低不純物密度領域が
設けられている。また、前記カソード領域に隣接して第
１導電型の半導体からなるゲート領域が設けられている
。

そして、カソード領域近傍の低不純物密度領域内での電
流量を減少し、高速のターンオフ動作を可能とするため
、前記カソード領域との間に前記ゲート領域を挾む位置
に、前記アノード領域および前記ゲート領域と同じ第１
導電型の半導体からなり、前記第１の主電極によって前
記カソード領域に１豆絡されたカソード短絡領域か設け
られている。

第２発明の静電誘導型半導体装置では、さらに高速の動
作を可能とするため、第１発明の静電誘ｊ、ダ型半導体
装置の構成に加え、アノード領域の近傍に設けられ、カ
ソード領域と同じ第２導電型の半Ｌ９体からなり、第２
の主電極によって前記アノード領域に短絡されたアノー
ドＶ短絡領域が設けられている。

第３発明の静電誘導型）（６専体装置では、半導体１、
、阪の一方の表面部に、第２１．？電型の半導体からな
り第２の主電極が接続されたトレーン領域か設けられ、
他方の表面部には第２導電型圭専体からなり第１の主電
極が接続されたソース領域が設けられ、中間部には低不
純物密度領域が設けられている。また、このソース領域
に隣接して第１導電型の半導体からなり制御電極が接続
されたゲート領域が設けられている。

そして、ソース領域近傍の低不純物密度領域内での電流
量を減少し、高速のターンオフ動作を可能とするために
、前記ソース領域との間に前記ケ−１−領域を挟む位置
に、前記ゲート領域と同じ第１導電型の半導体からなり
、第１の主電極によって前記ソース領域に短絡されたソ
ース１豆絡領域が設けられている。

［作用］次に、これら第１発明から第３発明に係る静電誘導型半
導体装置の作用についてｎチャネルノーマリオフ型静７
ｔｉ：Ａ導型半導体装１１ｔの例を用いて説明する。

第１発明の静電誘導型半導体装１ｕでは、静電誘導型半
導体装置を導通状態とする場合、つまりターンオン動作
の場合は、第１導電型の半導体からなるゲート領域が第
２導電型からなるカソード領域より正電位になるように
電圧が印加される。すると、このゲート領域の電位の変
化によって、カソード領域から電子か低不純物密度領域
に注入され、さらにこの電子によって第１導電型からな
るアノード領域から正孔が注入される。このようにして
、静電誘導型半導体装置が導通状態となる。

この導通状態において、アノード領域から低不純物密度
領域に注入された正孔の一部はカソード領域に向けて流
れる。しかし、カソード領域との間にゲート領域を挾む
位置にあるカソード短絡領域が第１の主電極によってカ
ソード領域に短絡され、カソード領域と同電位に保たれ
ているため、残りの正孔はカソード短絡領域に向けて流
れる。

このように、低不純物密度領域内の正孔は効果的に分散
され、正孔の多くはカソード領域およびゲー用・領域に
挟まれたチャネル領域を通らない。従ってチャネル領域
での正孔密度は、従来の静電誘導型半導体装置に比べ大
幅に低くなる。また、カソード短絡領域は、アノード領
域と同一の第１導電型の半導体で形成されている。この
ため、低不純物密度領域からの正孔の流出がスムーズに
なり、低不純物密度領域内での正孔密度は低減される。

そして、ターンオフ動作の場合は、ゲート領域をカソー
ド領域に対し、ＯＶまたは負電位とする。

すると、チャネル領域にある正孔はゲート領域に引出さ
れ、カソード領域からの電子の注入が停止される。

ここで、第１発明の静電誘導型半導体装置においては、
上述のように低不純物密度領域、特にそのチャネル領域
での正孔密度が小さいため、ターンオフ動作における電
流遮断過程に入るまでの時間、つまり蓄積時間を大幅に
短縮でき、高速動作が可能となる。

次に、第２発明の静電誘導型半導体装置においては、第
１発明の静電誘導型半導体装置の構成に加え、第１導電
型半導体からなるアノード領域の近傍にこれとは異なる
導電型、つまり第２導電型の半導体からなるアノード短
絡領域が設けられている。このため、ターンオフ時のチ
ャネル領域での正孔の消滅が速やかに行なわれるととも
に、アノード領域の全面部での低不純物密度領域からの
電子の流れ出しがスムーズになり、アノード電流の降下
時間を短くすることができ、静電誘導型半導体装置の動
作がさらに高速化される。

第３発明の静電誘導型半導体装置では、ターンオン動作
の場合は、第１導電型の半導体からなるゲート領域が第
２導電型からなるソース領域より正電位になるように電
圧が印加される。すると、ここから低不純物領域のチャ
ネル領域に正孔が供給される。これによって、ソース領
域から電子が引き出され、静電誘導型半導体装置が導通
状態となる。

この導通状態において、ソース領域との間にゲート領域
を挾む位置にあるソース短絡領域か第１の主電極によっ
てソース領域に短絡され、ソース領域と同電位に保たれ
ているため、ゲート領域から低不純物密度領域に注入さ
れた正孔はチャネル領域だけてなくソース短絡領域の近
傍にまで分布する。このように、低不純物密度領域内の
正孔は効果的に分散され、チャネル領域での正孔密度は
、従来の静電訓導型半導体装置に比べ大幅に低くなる。

また、ソース短絡領域は、ゲート領域と同一の第、１導
電型の半導体で形成されている。このため、低不純物密
度領域からの正孔の流出がスムーズになり、低不純物密
度領域内での正孔密度は低減される。

そして、ターンオフ動作の場合は、ゲート領域をソース
領域に対し、ＯＶまたは負電位とする。

すると、チャネル領域にある正孔はゲートａｆｉ域に引
出され、ソース領域からの電子の注入が停止され、導通
が遮断される。

ここて、第３発明の静電誘導型半導体装置においては、
上述のように低不純物密度領域、特にそのチャネル領域
での正孔密度が小さいため、ターンオフ動作における蓄
積時間を大幅に短縮でき、高速動作が可能となる。

なお、第１発明から第３発明に係る静電訓導型半導体装
置は、ｐチャネル静電誘導型半導体装置およびノーマリ
オン型静電誘導型半導体装置とすることもでき、この場
合も上述と同様の作用効果が７１７られる。

［発明の効果］以上説明したように、本発明によれば、ライフタイムキ
ラーの４加などを行なわなくても高速動作が可能な静電
誘導型半導体装置を得ることができる。

［実施例］次に、本発明の好適な実施例について図面に基づき説明
する。

第１実施例第１図に、本発明の静電誘導型半導体装置をｎチャネル
静′電誘導型サイリスタ２００に適用した場合の静電誘
導型サイリスク２００の断面構造の一部を示す。

この例の静電誘導型サイリスタは次のようにして形成す
る。

不純物密度が約１×１０１４ｃｍ−３、厚さが約２５０
μｍのｎ形シリコン基板に対して、一方の表面からボロ
ンのイオン注入を行い、Ｐ　ゲート領域１２およびＰ＋
カソード短絡領域２Ｂを形成する。また、他方の表面か
ら同じくボロンのイオン注入によりＰ＋アノード領域１
４を形成する。

これらＰ　領域の形成の深さは約５μｍで、ここでの不
純物密度は、約２×１０１９ｃｍ−３である。

次に、Ｐ＋ゲート領域１２の間に砒素のイオン注入によ
り、口“カソード領域を形成する。このｎ＋カソード領
域の深さは、約０．２μｍで、ここでの不純物密度は約
Ｉ×１０２０ｃｍ−３である。

その後、カソード領域１０とカソード短絡領域２６を同
電位とするようにアルミニウム電極からなる第１の主電
極１８を配線する。同様に、ゲート領域１２、アノード
領域１４にアルミニウム電極からなる制御電極１８、第
２の主電極２４を配線する。なお。ゲート領域１２と第
１の主電極か接触する場所には、絶縁膜２２を介在させ
、両者を絶縁している。

次にこの例における作用について説明する。静電誘導型
サイリスタ２００のターンオン動作は、ゲート領域１２
にカソード領域１０に対して正電位となる電圧を印加す
ることによって行なわれる。

二のゲート領域１２の僅かな電位変化あるいはここから
の僅かな正孔のチャネル領域１６ａへの注入によって大
きな電子電流がカソード領域１０から引出される。する
と、この大きな電子電流は、アノード領域１４から大き
な正孔電流を引出し、静電誘導型サイリスク１００が導
通状態となる。

この導通状態において、アノード領域１４から注入され
た正孔は、その一部がチャネル領域１６ａを通ってカソ
ード領域１０へと流れる。しかし、その残りは、チャネ
ル領域を通らずにカソード短絡領域２６へと流れる。従
って、チャネル領域での正孔密度は、カソード短絡領域
２６を有しない静電誘導型サイリスタ１００よりも低く
なっている。

静電誘導型サイリスタ１００のターンオフ動作は、ゲー
ト領域１２をＯ電位または負電位としチャネル領域１６
ａにある正孔をゲート領域１２に引出し、チャネル領域
１６ａの電子に対するポテンシャルを高くして、カソー
ド領域１０からの電子の注入を止めることによって行な
われる。

ここで、本実施例の静電誘導型サイリスタ２００は、チ
ャネル領域１６ａでの正孔の密度が上述のように低くな
っている。このため、速やかに静電誘導型サイリスタ２
００を遮断状態、つまりオフ状態とすることができる。

第２図は、本発明の静電誘導型サイリスタ２００および
従来の静電誘導型サイリスタ１００のアノード電流のタ
ーンオフ特性の一例を示したものである。

これらの静電誘導型サイリスタ１００．２００における
導通時の電圧降下、つまり順方向電圧降下は両者共１０
０Ａ／ｃｍ”の電流に対し１．２Ｖ程度であるが、本発
明の静電誘導型サイリスタ２００は、ターンオフ特性が
従来の静電誘導型サイリスク１００に比べ優れている。

つまり、ゲート領域１２をＯｖあるいは負電位としたＯ
ＦＦ信号入力時から、電流減少が始まるまでの時間、つ
まり蓄積時間が、従来の１μｓｅｃに比べ、約１／２の
５００μＳｅｃ程度になっている。

また、電流値がほぼＯＡになるまでの時間（以下、降下
時間という）も大幅に短縮されている。

なお、この例の静電誘導型サイリスタ２００におけるカ
ソード短絡領域２６の低不純物密度領域１６に接触して
いる面積は、カソード領域１０の低不純物密度領域１６
０面積に対し、約３７０９６である。また、５ｍｍＸ５
ｍｍの大きさの静電誘導型サイリスタ２００のチップ中
に、カソード短絡領域２６は約１０００か所、カソード
領域１００は約１６０００か所に設けである。

さらに、このカソード短絡領域２６のカソード領域１０
に対する面積の割合の検討によれば、十分な高速動作を
可能とするためには、カソード短絡領域２６の面積をカ
ソード領域１０の面積より大きくするとよいことが分か
った。更に、カソード領域からカソード短絡領域までの
距離をカソード領域からアノード領域までの距離以下に
するとチャネル領域１６ａにおける正孔の密度を効果的
に低減できることが分かった。

第２実施例第３図に、本発明の静電誘導型半導体装置をアノード短
絡構造を有するｎチャネル静電誘導型サイリスタ３００
に適用した例を示す。

この実施例は、アノード領域１４およびアノード短絡領
域３０を除いて第１実施例と同じである。

アノード短絡構造を有する静電誘導型サイリスタ３００
では、アノード短絡領域３０に向けて電子が流れるため
、アノード領域１４からの正孔の注入効率が減少する。

そして、ターンオフ過程において、アノード領域１４前
面部での電子の流れ出しがスムーズになることから、ア
ノード電流の降下時間が短くなる。

第１実施例と同様にチャネル領域の正孔密度が低くなっ
ているため、蓄積時間が短く、このアノード短絡領域３
０を形成したことと相俟って、高速のターンオフ特性が
得られる。

第４図は、第２実施例の静電誘導型サイリスタ３００の
ターンオフ特性を示したものである。この実施例におけ
る、蓄積時間は４００ｎｓｅｃであり、降下時間は８０
０ｎｓｅｃである。これは、従来のものに比べほぼ１／
８の値である。

なお、この例の静電誘導型サイリスタ３００の構成は、
第２図の例に用いたものとアノード側の構成以外は同様
であり、カソード短絡領域２６の面積は１．カソード領
域１０の３７０％である。そして、アノード短絡領域３
０の面積は、アノード領域１４の面積の約３３２６であ
る。

なお、この例における順方向電圧降下は約１゜３Ｖ（こ
のときの電流密度１００Ａ／ｃｍ２）であった。

第３実施例第５図に、本発明の静電誘導型半導体装置をｎチャネル
バイポーラモード静電誘導型トランジスタ４００に適用
した例を示す。

このバイポーラモード静電誘導型トランジスタ４００は
、次のようにして形成する。

不純物密度約２×１０１８ｃｍ−３で、厚さが約４００
μｍのｎ＋ドレイン領域４０となるｎ形シリコン基板の
−Ｌ部に、厚さ約３５μｍの低不純物密度領域１６をエ
ビキシャル成長で形成する。

そして、この低不純物密度領域１６の表面からボロンの
イオン注入により、ｐ＋アゲート域およびｐ１ソース短
絡領域４６を形成する。次に、同一の表面からの砒素の
注入により、ｎ＋ソース領域を形成する。その後、第１
実施例と同様にソース短絡領域４４およびソース領域４
２に第１の主電極１８、ゲート領域１２に制御電極２０
、ドレイン領域４０に第２の主電極２４が配線される。

また、絶縁膜２２が、第１の主電極１８とゲート領域１
２の間に設ける。

このようなバイポーラモード静電誘導型トランジスタ４
００をターンオンする時は、ゲートｅｆｉ域１２をソー
ス８Ｊ′ｉ域４２に対し正電位とする。そして、ここか
らチャネル領域１６ａに正孔を注入し、これによってソ
ース領域４２から電子を引き出し、これをドレイン領域
４０に流す。このようにして、導通状態となる。

このターンオン動作の際、ゲート領域１２から注入され
る正孔の量は、バイポーラモード静電誘導型トランジス
タ４００の電流増幅率が大きいため、ソース領域４２か
ら引出す電子の量の数１０分の１以下でよい。しかし、
ターンオン動作を高速にするため・通常１／１０〜１１
５程度の正孔の注入−が用いられる。

導通状態にあるバイポーラモード静電誘導型トランジス
タ４００をターンオンする時は、ゲート領域１２の電位
をＯＶまたは負電位とする。これによって、チャネル領
域１６Ｈに注入された正孔をゲート領域１２に引出し、
ソース領域４２からの電子の注入を止める。

この第３実施例では、その導通状態でゲート領域１２か
ら注入されている正孔はチャネル領域１６ａのみならず
ソース短絡領域４４近傍にまで分布する。このため、導
通状態におけるチャネル領域１６ａでの正孔密度は低く
なる。

従って、ターンオフ過程において、チャネル領域１６ａ
の正孔の引出しは容易に行なわれ、ソース領域４２から
の電子の注入が短時間で停止される。このため、ターン
オフ過程での蓄積時間が短くなり、高速動作が可能とな
る。

第６図は、このバイポーラモード静電誘導型トランジス
タ４００のターンオフ特性とソース短絡領域のない従来
のバイポーラモード静電誘導型トランジスタのターンオ
フ特性を示したものである。

このように、この例によれば、ターンオフ時の蓄積時間
は、従来の約１／２の２００ｎｓｅｃとなっている。ま
た、順方向の電圧降下は、１００Ａ／ｃｍ２の電流密度
で０．２１Ｖである。これは従来のものの０．１７Ｖに
比べ、わずかな上ｙ）１に押えられている。

また、ターンオフ過程でゲート領域１２を通して引出さ
れる電荷量は、従来に比べ半分以下となる。従って、こ
のバイポーラモード静電誘導型トランジスタ４００の駆
動回路が簡単になり、しかも高速動作が可能となる。

なお、この例に用いたバイポーラモード静１１ｉＸ導型
トランジスタ４００のソース短絡領域４４のソース領域
に対する面積比は約３７０％である。

なお、本発明は」二記実施例に限定されるものではなく
、各種の変更か可能である。

例えば、上記実施例ではｎチャネルの静電誘導型半導体
装置についてのみ説明したが、ｐチャネルの静電誘導型
半導体装置に対しても有効に適用できる。

また、半導体基板として、シリコンのみならず、ガリウ
ム、砒素などを用いてもよい。さらに、各領域の形成方
法や不純物の種類などは、他の通常の半導体装置の製造
で利用されているものを利用することができる。

また、各領域の寸法、不純物の密度は、目的に応じ、変
更される。さらに低不純物密度領域における不純物密度
を主電流の流れる方向に沿って所定の分布を持たせても
よい。

また、制御電極の電位が第１の主電極と同電位において
、電流が流れるノーマリオン静電誘導型半導体装置に対
しても有効に適用できる。

【図面の簡単な説明】

第１図は、本発明の第１実施例である静電誘導型サイリ
スタの断面図、第２図は、同実施例の電流遮断動作を示す特性図、第３図は、本発明の第２実施例である静電誘導型サイリ
スクの断面図、第４図は、同実施例の電流遮断動作を示す特性図、第５図は、本発明の第３実施例であるバイポーラモード
静電誘導型トランジスタの断面図、第６図は、同実施例
の電流遮断動作を示す特性図、第７図は、従来の静電誘導型半導体装置の一例である静
電誘導型サイリスクの断面図である。１０　・・・　カソード領域１２　・・・　ゲート領域１４　・・・　アノード領域１６　・・・　低不純物密度領域１８　・・・　第１の主電極２０　・・・　制御電極２２　・・・　絶縁膜２４　・・・　第２の主電極２６　・・・　カソード短絡領域３０　・・・　アノード短絡領域４０　・・・　ドレーン領域４２　・・・　ソース領域４４　・・・　ソース短絡領域１００．２００，３００　　・・・　静電誘導型サイリ
スタ４００　　・・・　バイポーラモード静電誘導型トラン
ジスタ

Claims

【特許請求の範囲】

（１）半導体基板の一方の表面部に設けられた第１導電
型の半導体からなるアノード領域と、前記半導体基板の
他方の表面部に設けられた第２導電型の半導体からなる
カソード領域と、前記半導体基板の前記カソード領域に
隣接して設けられた第１導電型の半導体からなるゲート
領域と、前記半導体基板の中間部に設けられた低不純物密度領域
と、前記カソード領域との間に前記ゲート領域を挾む位置に
設けられた第１導電型の半導体からなるカソード短絡領
域と、を有し、前記カソード領域および前記カソード短絡領域に第１の
主電極を接続し、前記アノード領域に第２の主電極を接
続し、前記ゲート領域に制御電極を接続したことを特徴
とする静電誘導型半導体装置。
（２）半導体基板の一方の表面部に設けられた第１導電
型の半導体からなるアノード領域と、このアノード領域
の近傍に設けられた第２導電型の半導体からなるアノー
ド短絡領域と、前記半導体基板の他方の表面部に設けられた第２導電型
の半導体からなるカソード領域と、前記半導体基板のこ
のカソード領域に隣接して設けられた第１導電型の半導
体からなるゲート領域と、前記半導体基板の中間部に設けられた低不純物密度領域
と、前記カソード領域との間に前記ゲート領域を挾む位置に
設けられた第１導電型の半導体からなるカソード短絡領
域と、を有し、前記カソード領域および前記カソード短絡領域に第１の
主電極を接続し、前記アノード領域および前記アノード
短絡領域に第２の主電極を接続し、前記ゲート領域に制
御電極を接続したことを特徴とする静電誘導型半導体装
置。
（３）前記カソード領域から前記カソード短絡領域まで
の距離を前記カソード領域から前記アノード領域までの
距離以下とすることを特徴とする特許請求の範囲第１項
または第２項記載の静電誘導型半導体装置。
（４）前記カソード短絡領域の前記低不純物密度領域に
接している面積を前記カソード領域が前記低不純物密度
領域に接している面積より大きくしたことを特徴とする
特許請求の範囲第１項から第３項のいずれかに記載の静
電誘導型半導体装置。
（５）半導体基板の一方の表面部に設けられた第２導電
型の半導体からなるドレイン領域と、前記半導体基板の
他方の表面部に設けられた第２導電型の半導体からなる
ソース領域と、前記半導体基板のこのソース領域に隣接して設けられた
第１導電型の半導体からなるゲート領域と、前記半導体基板の中間部に設けられた低不純物密度領域
と、前記ソース領域との間に前記ゲート領域を挾む位置に設
けられた第１導電型の半導体からなるソース短絡領域と
、を有し、前記ソース領域および前記ソース短絡領域に第１の主電
極を接続し、前記ドレイン領域に第２の主電極を接続し
、前記ゲート領域に制御電極を接続したことを特徴とす
る静電誘導型半導体装置。
（６）前記ソース領域から前記ソース短絡領域までの距
離を前記ソース領域から前記ドレイン領域までの距離以
下とすることを特徴とする特許請求の範囲第５項記載の
静電誘導型半導体装置。