JPH079630B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH079630B2 JPH079630B2 JP63283117A JP28311788A JPH079630B2 JP H079630 B2 JPH079630 B2 JP H079630B2 JP 63283117 A JP63283117 A JP 63283117A JP 28311788 A JP28311788 A JP 28311788A JP H079630 B2 JPH079630 B2 JP H079630B2
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- Japan
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- memory
- information processing
- error
- diagnosis
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- 230000010365 information processing Effects 0.000 title claims description 19
- 238000003745 diagnosis Methods 0.000 description 23
- 238000010586 diagram Methods 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 1
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- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特にオプション用のメモ
リを搭載したオプションボードが接続される情報処理装
置に関する。
リを搭載したオプションボードが接続される情報処理装
置に関する。
従来技術 従来、プリンタ、情報処理装置等、オプション用のメモ
リを搭載したオプションボードが接続される機器におい
ては、メモリに関する情報をメインボード側に認識する
必要があった。この情報は次に示す２つであった。
リを搭載したオプションボードが接続される機器におい
ては、メモリに関する情報をメインボード側に認識する
必要があった。この情報は次に示す２つであった。
オプションボードが接続されているか？ メモリの内容はどのくらいか？ 上記及びの情報はメインボードとオプションボード
との間の信号線を介してメインボード側のCPUに伝えら
れていた。
との間の信号線を介してメインボード側のCPUに伝えら
れていた。
その従来の情報処理装置について第２図を用いて説明す
る。第２図は従来の情報処理装置の構成を示すブロック
図である。図において、従来の情報処理装置はメインボ
ード１と、オプションボード２と、表示機構４とを含ん
で構成されている。
る。第２図は従来の情報処理装置の構成を示すブロック
図である。図において、従来の情報処理装置はメインボ
ード１と、オプションボード２と、表示機構４とを含ん
で構成されている。
メインボード１はCPU（（Central Processing Unit）８
と、表示手段７と、イニシャライズプログラム10とを含
んで構成されている。
と、表示手段７と、イニシャライズプログラム10とを含
んで構成されている。
オプションボード２は複数のメモリICから構成されるメ
モリ部３と、スイッチ（SW）９とを含んで構成されてい
る。
モリ部３と、スイッチ（SW）９とを含んで構成されてい
る。
また、メインボード１とオプションボード２とは図示せ
ぬコネクタにより接続されているものである。つまり、
CPU8はBUS11によりメモリ部３と接続されることにな
る。
ぬコネクタにより接続されているものである。つまり、
CPU8はBUS11によりメモリ部３と接続されることにな
る。
かかる構成において、メインボード１にオプションボー
ド２を接続する際には作業者等がDIP型等のスイッチ９
を切換えて、上述の情報を設定していた。そして、メイ
ンボード１側ではスイッチ９の設定値をCPU8が認識し、
イニシャライズプログラム10を起動してメモリ部３内の
各メモリICに対して初期化を行っていた。また、表示手
段７の制御によって必要な情報を表示機構（例えば、LC
D、７セグメントLED）４上に表示してオペレータにメッ
セージを伝えていた。
ド２を接続する際には作業者等がDIP型等のスイッチ９
を切換えて、上述の情報を設定していた。そして、メイ
ンボード１側ではスイッチ９の設定値をCPU8が認識し、
イニシャライズプログラム10を起動してメモリ部３内の
各メモリICに対して初期化を行っていた。また、表示手
段７の制御によって必要な情報を表示機構（例えば、LC
D、７セグメントLED）４上に表示してオペレータにメッ
セージを伝えていた。
しかし、近年では装置の小形化が要求され、特にオプシ
ョンボードは、よりコンパクトな構成が必要条件とされ
ている。そのためにはオプションボード２に搭載される
べき部品の数は必要最小限にしなくてはならない。従来
の情報処理装置では上述の情報をオプションボード２か
らメインボード１にコネタを介して導かれた信号線とし
てハードウェアに依存した型でファームウェアは認識し
ていた。
ョンボードは、よりコンパクトな構成が必要条件とされ
ている。そのためにはオプションボード２に搭載される
べき部品の数は必要最小限にしなくてはならない。従来
の情報処理装置では上述の情報をオプションボード２か
らメインボード１にコネタを介して導かれた信号線とし
てハードウェアに依存した型でファームウェアは認識し
ていた。
したがって、従来の情報処理装置ではオプションボード
において、メモリ容量等の情報を生成するために出荷時
等に設定するスイッチ等の部品やそれに関する配線パタ
ーンの複雑化やコネクタのピン数の増加といった欠点が
あった。
において、メモリ容量等の情報を生成するために出荷時
等に設定するスイッチ等の部品やそれに関する配線パタ
ーンの複雑化やコネクタのピン数の増加といった欠点が
あった。
発明の目的 本発明の目的は、オプションボードをコンパクト化する
ことができる情報処理装置を提供することである。
ことができる情報処理装置を提供することである。
発明の構成 本発明の情報処理装置は、メインボードとオプションボ
ードとから構成される情報処理装置であって、前記オプ
ションボードに設けられた複数の番地を有するメモリ
と、前記メインボードに設けられ、前記メモリを所定番
地毎に複数番地にわたってアクセスするアクセス手段
と、前記メインボードに設けられ、前記アクセス手段に
よるアクセス結果を判定する判定手段とを有するととも
に、前記判定手段は、前記所定番地毎の複数番地に対す
るアクセスが全てエラーであればメモリは搭載されてい
ないものと判定し、部分的にアクセスできない場合には
メモリの障害と判定することを特徴とする。
ードとから構成される情報処理装置であって、前記オプ
ションボードに設けられた複数の番地を有するメモリ
と、前記メインボードに設けられ、前記メモリを所定番
地毎に複数番地にわたってアクセスするアクセス手段
と、前記メインボードに設けられ、前記アクセス手段に
よるアクセス結果を判定する判定手段とを有するととも
に、前記判定手段は、前記所定番地毎の複数番地に対す
るアクセスが全てエラーであればメモリは搭載されてい
ないものと判定し、部分的にアクセスできない場合には
メモリの障害と判定することを特徴とする。
実施例 以下、図面を用いて本発明の実施例を説明する。第１図
は本発明による情報処理装置の一実施例の構成を示すブ
ロック図であり、第２図と同等部分は同一符号により示
されている。
は本発明による情報処理装置の一実施例の構成を示すブ
ロック図であり、第２図と同等部分は同一符号により示
されている。
図において、本発明の一実施例による情報処理装置はメ
インボード１と、オプションボード２と、表示機構４と
を含んで構成されている。
インボード１と、オプションボード２と、表示機構４と
を含んで構成されている。
メインボード１はCPU8と、表示手段７と、イニシャライ
ズプログラム10との他にメモリ診断手段５と、解析手段
６とを含んで構成されている。
ズプログラム10との他にメモリ診断手段５と、解析手段
６とを含んで構成されている。
オプションボード２は複数のメモリICから構成されるメ
モリ部３を有している。そのオプションボード２上のメ
モリ部３はBUS11を介してメインボード１上のCPU8と接
続されており、メモリ診断手段５によりアクセスできる
ようになっている。そして、メモリ診断手段５による診
断結果は解析手段６により解析され、解析結果が記憶さ
れている。
モリ部３を有している。そのオプションボード２上のメ
モリ部３はBUS11を介してメインボード１上のCPU8と接
続されており、メモリ診断手段５によりアクセスできる
ようになっている。そして、メモリ診断手段５による診
断結果は解析手段６により解析され、解析結果が記憶さ
れている。
次に、第３図、第４図及び第５図を用いて本発明の診断
動作について説明する。第３図はメモリ部３のメモリ空
間の診断場所を示す概念図である。図においては、Ｘ
［MByte］毎に診断を行い、各回の診断は256［Byte］の
メモリ空間に対して行う場合が示されている。
動作について説明する。第３図はメモリ部３のメモリ空
間の診断場所を示す概念図である。図においては、Ｘ
［MByte］毎に診断を行い、各回の診断は256［Byte］の
メモリ空間に対して行う場合が示されている。
したがって、１回目の診断は最初のＸ［MByte］のうち
の256［Byte］（斜線部）のみに対して行われる。同様
に、２回目は次のＸ［MByte］（つまり、2X［MByte］
目）のうちの256［Byte］、３回目はさらに次のＸ［MBy
te］（つまり、3X［MByte］目）のうちの256［Byte］の
みに対して行われることになる。そして、すべての診断
が終了すると、従来と同様にイニシャライズプログラム
10により初期化が行われるのである。
の256［Byte］（斜線部）のみに対して行われる。同様
に、２回目は次のＸ［MByte］（つまり、2X［MByte］
目）のうちの256［Byte］、３回目はさらに次のＸ［MBy
te］（つまり、3X［MByte］目）のうちの256［Byte］の
みに対して行われることになる。そして、すべての診断
が終了すると、従来と同様にイニシャライズプログラム
10により初期化が行われるのである。
以上のように診断を行えば、その結果によりオプション
ボード２上のメモリ部３の状態をメインボード１側で認
識することができるのである。つまり、メモリ部３の全
メモリ空間に対してアクセスすることにより診断を行う
のではなく、適当な番地毎にアクセスして診断すれば時
間を節約することができるのである。
ボード２上のメモリ部３の状態をメインボード１側で認
識することができるのである。つまり、メモリ部３の全
メモリ空間に対してアクセスすることにより診断を行う
のではなく、適当な番地毎にアクセスして診断すれば時
間を節約することができるのである。
なお、本実施例では１回の診断で256［Byte］に対しア
クセスしているが、より少ない量のアクセスでも目的は
達成される。ただし、極端に少ない場合（例えば、１
［Byte］）には、偶然その部分に障害等があると正しい
結果が得られないので得策とはいえない。
クセスしているが、より少ない量のアクセスでも目的は
達成される。ただし、極端に少ない場合（例えば、１
［Byte］）には、偶然その部分に障害等があると正しい
結果が得られないので得策とはいえない。
その診断は、第４図に示されている手順により行われ
る。第４図は本発明の情報処理装置における診断の手順
を示すフローチャートである。図においては、Ｎ回の診
断を行う場合が示されている。本フローチャートはファ
ームウェアとしてメモリ診断手段５に格納されているも
のである。
る。第４図は本発明の情報処理装置における診断の手順
を示すフローチャートである。図においては、Ｎ回の診
断を行う場合が示されている。本フローチャートはファ
ームウェアとしてメモリ診断手段５に格納されているも
のである。
まず最初に、１回目の診断が行われる（ステップ41）。
その結果、アクセスできなければERRORと診断される
（ステップ42→48）。この場合において、アクセスすべ
きメモリ空間に対するアクセスが全てERRORであればメ
モリは搭載されていないものと解析手段６で判断され
る。また、部分的にアクセスできない場合にはメモリの
障害と判断され、ERRORを表示した後、動作が終了する
（ステップ48→50→51）。
その結果、アクセスできなければERRORと診断される
（ステップ42→48）。この場合において、アクセスすべ
きメモリ空間に対するアクセスが全てERRORであればメ
モリは搭載されていないものと解析手段６で判断され
る。また、部分的にアクセスできない場合にはメモリの
障害と判断され、ERRORを表示した後、動作が終了する
（ステップ48→50→51）。
１回目の診断の結果、ERRORでなければ２回目の診断を
行う（ステップ42→43）。その結果、アクセスできなけ
ればERRORと診断される（ステップ44→48）。この場合
において、アクセスすべきメモリ空間に対するアクセス
が全てERRORであれば１回目の診断はERRORでないため、
１［MByte］と判断され、メモリ容量が１［MByte］と記
憶されて動作が終了する（ステップ48→49→47）。一
方、２回目の診断がERRORでなければ続けて３回目、４
回目……と診断が行われることになる。同様にＮ回目も
ステップ45及び46によって行われる。
行う（ステップ42→43）。その結果、アクセスできなけ
ればERRORと診断される（ステップ44→48）。この場合
において、アクセスすべきメモリ空間に対するアクセス
が全てERRORであれば１回目の診断はERRORでないため、
１［MByte］と判断され、メモリ容量が１［MByte］と記
憶されて動作が終了する（ステップ48→49→47）。一
方、２回目の診断がERRORでなければ続けて３回目、４
回目……と診断が行われることになる。同様にＮ回目も
ステップ45及び46によって行われる。
さらに第５図を用いて診断動作の例について説明する。
本例においてはオプションボード２に搭載されるメモリ
部３が１［MByte］の場合、２［MByte］の場合、４［MB
yte］の場合の合計３種類のバージョン（Version）があ
るものとする。そして、各診断のアルゴリズムは同一デ
ータのリード／ライト（R/W）チェックとする。
本例においてはオプションボード２に搭載されるメモリ
部３が１［MByte］の場合、２［MByte］の場合、４［MB
yte］の場合の合計３種類のバージョン（Version）があ
るものとする。そして、各診断のアルゴリズムは同一デ
ータのリード／ライト（R/W）チェックとする。
図において、まず最初に診断データがセットされ（ステ
ップ61）、メモリ空間の先頭から256［Byte］の空間に
対して診断を行う（ステップ62）。その結果、ERRORの
場合にはそのERORの内容を解析し（ステップ63→70）、
全てのバイトデータがERRORの場合はその空間にメモリ
は存在しないものと判断される（ステップ70→71）。す
ると、オプションボードが未接続であることを記憶した
後に動作が終了する（ステップ71→69）。部分的にERRO
Rが検出された場合はメモリが異常（障害）であると判
断され、ERRORを表示した後に動作が終了する（ステッ
プ70→76→79）。
ップ61）、メモリ空間の先頭から256［Byte］の空間に
対して診断を行う（ステップ62）。その結果、ERRORの
場合にはそのERORの内容を解析し（ステップ63→70）、
全てのバイトデータがERRORの場合はその空間にメモリ
は存在しないものと判断される（ステップ70→71）。す
ると、オプションボードが未接続であることを記憶した
後に動作が終了する（ステップ71→69）。部分的にERRO
Rが検出された場合はメモリが異常（障害）であると判
断され、ERRORを表示した後に動作が終了する（ステッ
プ70→76→79）。
先頭から256［Byte］の空間にERRORがなければ、次の１
［MByte］（２［MByte］目）の先頭から256［Byte］の
空間に対して診断を行う（ステップ63→64）。その結
果、ERRORの場合にはそのERRORの内容を解析し（ステッ
プ65→72）、全てのバイトデータがERRORの場合はその
空間にメモリは存在しないものと判断される（ステップ
72→73）。
［MByte］（２［MByte］目）の先頭から256［Byte］の
空間に対して診断を行う（ステップ63→64）。その結
果、ERRORの場合にはそのERRORの内容を解析し（ステッ
プ65→72）、全てのバイトデータがERRORの場合はその
空間にメモリは存在しないものと判断される（ステップ
72→73）。
すると、オプションボード上には１［MByte］の容量の
メモリが接続されていることを記憶した後に動作が終了
する（ステップ73→69）。部分的にERRORが検出された
場合はメモリが異常であると判断され、ERRORを表示し
た後に動作が終了する（ステップ72→76→69）。
メモリが接続されていることを記憶した後に動作が終了
する（ステップ73→69）。部分的にERRORが検出された
場合はメモリが異常であると判断され、ERRORを表示し
た後に動作が終了する（ステップ72→76→69）。
２［MByte］目の先頭から256［Byte］の空間にERRORが
なければ、今度は４［MByte］目の先頭から256［Byte］
の空間に対して診断を行う（ステップ65→66）。その結
果、ERRORの場合にはそのERRORの内容を解析し（ステッ
プ67→74）、全てのバイトデータがERRORの場合はその
空間にメモリは存在しないものと判断される（ステップ
74→75）。すると、オプションボード上には２［MByt
e］の容量のメモリが接続されていることを記憶した後
に動作が終了する（ステップ75→69）。部分的にERROR
が検出された場合はメモリが異常であると判断され、ER
RORを表示した後に動作が終了する（ステップ74→76→6
9）。４［MByte］目の先頭から256［Byte］の空間にERR
ORがなければオプションボード上に４［MByte］の容量
のメモリが接続されていることを記憶した後に動作が終
了する（ステップ67→68→69）。
なければ、今度は４［MByte］目の先頭から256［Byte］
の空間に対して診断を行う（ステップ65→66）。その結
果、ERRORの場合にはそのERRORの内容を解析し（ステッ
プ67→74）、全てのバイトデータがERRORの場合はその
空間にメモリは存在しないものと判断される（ステップ
74→75）。すると、オプションボード上には２［MByt
e］の容量のメモリが接続されていることを記憶した後
に動作が終了する（ステップ75→69）。部分的にERROR
が検出された場合はメモリが異常であると判断され、ER
RORを表示した後に動作が終了する（ステップ74→76→6
9）。４［MByte］目の先頭から256［Byte］の空間にERR
ORがなければオプションボード上に４［MByte］の容量
のメモリが接続されていることを記憶した後に動作が終
了する（ステップ67→68→69）。
つまり、本例においてはメモリ容量の種類は１［MByt
e］、２［MByte］及び４［MByte］の３種類しかないた
め、１［MByte］目、２［MByte］目、４［MByte］目の
夫々の先頭から256［Byte］を診断すればオプションボ
ード上のメモリ容量を判断することができるのである。
これにより、従来必要であったオプションボード上のス
イッチを削除することができ、装置の小型化を実現でき
るのである。
e］、２［MByte］及び４［MByte］の３種類しかないた
め、１［MByte］目、２［MByte］目、４［MByte］目の
夫々の先頭から256［Byte］を診断すればオプションボ
ード上のメモリ容量を判断することができるのである。
これにより、従来必要であったオプションボード上のス
イッチを削除することができ、装置の小型化を実現でき
るのである。
発明の効果 以上説明したように本発明はオプションボード上のメモ
リに関する情報をメインボード側でファームウェアによ
って検索、認識することによりオプションボードを小型
化できるという効果がある。
リに関する情報をメインボード側でファームウェアによ
って検索、認識することによりオプションボードを小型
化できるという効果がある。
また、判定手段にてメモリ搭載の有無だけでなく、メモ
リの障害も判定することができるという効果もある。
リの障害も判定することができるという効果もある。
第１図は本発明の実施例による情報処理装置の構成を示
すブロック図、第２図は従来の情報処理装置の構成を示
すブロック図、第３図はメモリ部のメモリ空間の診断場
所を示す概念図、第４図は本発明の情報処理装置におけ
る診断の手順を示すフローチャート、第５図は診断動作
の例を示すフローチャートである。 主要部分の符号の説明 １……メインボード ２…オプションボード ３……メモリ部 ５……メモリ診断手段 ６……解析手段 ８……CPU
すブロック図、第２図は従来の情報処理装置の構成を示
すブロック図、第３図はメモリ部のメモリ空間の診断場
所を示す概念図、第４図は本発明の情報処理装置におけ
る診断の手順を示すフローチャート、第５図は診断動作
の例を示すフローチャートである。 主要部分の符号の説明 １……メインボード ２…オプションボード ３……メモリ部 ５……メモリ診断手段 ６……解析手段 ８……CPU
Claims (1)
- 【請求項１】メインボードとオプションボードとから構
成される情報処理装置であって、前記オプションボード
に設けられ複数の番地を有するメモリと、前記メインボ
ード上に設けられ、前記メモリを所定番地毎に複数番地
にわたってアクセスするアクセス手段と、前記メインボ
ードに設けられ、前記アクセス手段によるアクセス結果
を判定する判定手段とを有するとともに、前記判定手段
は、前記所定番地毎の複数番地に対するアクセスが全て
エラーであればメモリは搭載されていないものと判定
し、部分的にアクセスできない場合にはメモリの障害と
判定することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283117A JPH079630B2 (ja) | 1988-11-09 | 1988-11-09 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283117A JPH079630B2 (ja) | 1988-11-09 | 1988-11-09 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02128238A JPH02128238A (ja) | 1990-05-16 |
| JPH079630B2 true JPH079630B2 (ja) | 1995-02-01 |
Family
ID=17661445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63283117A Expired - Fee Related JPH079630B2 (ja) | 1988-11-09 | 1988-11-09 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079630B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431235A (en) * | 1977-08-12 | 1979-03-08 | Matsushita Electric Ind Co Ltd | Memory extension system for microcomputer |
| JPS55153198A (en) * | 1979-05-14 | 1980-11-28 | Sharp Corp | Confirmation system for memory capacity |
| JPH06105442B2 (ja) * | 1985-03-19 | 1994-12-21 | ソニー株式会社 | マイクロコンピユ−タ |
-
1988
- 1988-11-09 JP JP63283117A patent/JPH079630B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02128238A (ja) | 1990-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |