JPH0690264B2 - 集積回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はLSI等の集積回路の診断方法に係り、特に集積
回路におけるテストモード指定の為の入力端子を増設す
ることなくテストモードの指定を可能とする集積回路の
診断方法に関する。

LSI等の集積回路においては、多数の論理ゲート素子か
ら成る論理回路群をパッケージ化したものであり、ある
単位の論理機能，データ処理機能を持った１つの閉回路
（ブラックボックス）として取扱われる。一方、この集
積回路の機能をテスト（診断）するためには、内蔵する
論理回路群の各部の出力を直接得られるよう構成する必
要がある。しかしながら反面、集積回路にテストのため
の特別の入出力端子を増設することも避ける要望も大き
い。

〔従来の技術〕

従来においては例えば第２図に示す如き診断方法が用い
られている。

第２図において、10は被診断回路であり、LSI等のパッ
ケージ化された集積回路である。11〜19は、集積回路10
に内蔵される論理回路群である。同図の例では、多接続
されたカウンタ素子11-0,11-1,……11-nから成るカウン
タ部11,多ゲートから成るパリティチェッカに、フリッ
プフロップ13,リセット回路14,アンドゲート15,16,オア
ゲート17,19,及びインバータ18等の各論理回路を示すも
のである。

また第２図において、集積回路10の左方から延びる信号
線は回路10に対する入力信号線を示す。更に回路10の右
方に延びる信号線は出力信号線を示す。そして、これら
入出力信号線の各々に対応して、回路10に入出力端子が
設けられることは言うまでもない。

しかして、カウンタ部11には動作クロックCLKの他に各
段のカウンタ素子11-1,……を強制的に動作させるテス
ト信号TEST1が供給される。このテスト信号TEST1はオア
ゲート19を介してカウンタ素子のイキーブル（Ｅ）入力
となる。これにより各段のカウンタ素子の出力CT₀，…
…CTnを一斉に得ることが可能となる。

一方、パリティチェッカ12には、通常CPU、メモリ等か
らのデータDATAが供給され、パリティエラー発生時には
エラー信号ERRがフリップフロップ13を介して割込信号N
Miとして出力されるよう構成される。そして回路診断の
際にはこのエラー信号ERRを直接見られるように、出力
切換えの為の回路が各ゲート15〜18にて構成される。つ
まり、テスト信号TEST2によって出力信号Aoutとしてパ
リティチェッカ12の直接出力を見ることができる。尚、
Ａとは図示しない論理回路からの出力である。

〔発明が解決しようとする問題点〕

このように従来においては、集積回路10内の各部の出力
を得るため、外部よりテスト信号TEST1〜ｍを入力する
ものであった。換言すれば回路10自身に、テスト信号TE
ST1〜ｍを入力するための特別の入力端子を設ける必要
があった。

周知の如くLSI等においては、アドレスデータ線，デー
タ線，或いは種々の制御線を接続するための多数の入出
力端子が設けられる。従って上述した手法のように特別
のテスト端子を設けることは不可能な場合が実情であ
る。或いは限られた数のテスト端子を設ける事ができた
としても、回路の各部に亘る多種類のテスト指定ができ
ない問題点がある。更に、テスト端子を設けることが可
能であっても、この端子は通常運用時（装置組込み時）
には使用されない不用の端子であり、全く無駄なものと
なる問題点も大きい。

〔問題点を解決するための手段〕

本発明の目的は上述した問題点を解決すべく、テストモ
ード指定の為の入力端子を設けることなく、所望の種類
のテストモードを指定することが可能となる診断方法を
提供するにある。

そしてその為に本発明においては、テストモードを記憶
するレジスタ等の記憶回路を集積回路内に設け、この記
憶回路に対して、外部からの通常のアクセス動作を用い
てテストモードを示すデータを書込む（セットする）ら
うに構成したものである。

〔作用〕

即ち本発明では、テストモードを外部から供給するデー
タとして取扱い、集積回路に設けた記憶回路に１つ或い
は、故のアドレスマップを割付けるものである。従っ
て、通常のアクセス動作（アドレス及びデータの出力に
よるメモリ等のアクセス）を用いてテストモードを設定
できる。以下実施例を用いて本発明を詳述する。

〔実施例〕

第１図（ａ），（ｂ）は本発明の一実施例を示す図であ
り、第２図と共通する部分にはそれぞれ同一の符号を附
すものとする。

第１図（ａ）は集積回路10を単体で診断する場合の構成
を示す。同図に示す如く本実施例においては、従来、外
部より入力端子を介して支えていたテスト信号TESTの代
りに回路10の内部にて、発するレジスタ22を設ける。そ
してこのレジスタ22には特定のアドレスを割当てるもの
である。

従って、図示しない診断装置からレジスタ22に割当てら
れるアドレスを発し、テストモードを示すデータを出力
する。このアドレスはアドレスデコーダ21に供給され
る。デコーダ21は与えられたアドレスで示されるレジス
タ22を能動化するチップセレクト信号を発する。これに
よりレジスタ22に診断装置より出力されたデータがセッ
トされることになる。

この結果、レジスタ22にセットされたデータの各ビット
情報「1,0」がテスト信号TEST1〜ｍとして発せられるこ
とになる。

尚、実施例に示すアドレスデコーダ21は、第２図では省
略したが集積回路10に設けられている既存のものと考え
て良い。そして通常運用時は、プロセッサ等の処理装置
のアドレスをデコードする為に用いられるものである。

第１図（ｂ）は、この集積回路10を装置等に実装して運
用する場合の構成を示す。

同図に示す如く、プロセッサ30等の処理装置と制線線，
アドレス及びデータ線が接続されることになる。これに
よりプロセッサ30は、図示しない回路10内のバッファ等
にデータのプリセット等を行って、回路10の持つ演算，
データ処理機能を使用することになる。

この場合、プロセッサ30の発するアドレスマップ空間に
おいてはレジスタ22に割付けたアドレスは含まれない。
しかるにプロセッサ30の暴走等により誤ってレジスタ22
がアクセスされる場合も考えられる。

従って本実施例においては、装置への実装時には、レジ
スタ22のリセット端子尺を常に有効（レベル“0"）とす
る手段を設ける。つまり、リセット端子Ｒに対応する集
積回路10のレジスタリセット端子23に常に０レベル“Z0
0"を与えるよう、例えば接地機構24を設けるものであ
る。

これによりレジスタ22は常にリセット状態となり、プロ
セッサ30が誤ってアクセスを行っても、テスト信号TEST
が誤って“1"レベルとなることを防止できる。

〔発明の効果〕

以上の如く本発明によれば、テスト端子を設けることな
く、集積回路に所望の種類のテストモードを設定でき
る。従って、集積回路の各部の動作を診断することがで
き、診断率の向上を図ることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すものであり、同図
（ａ）は診断時の接続例を示す図、同図（ｂ）は通常運
用時の接続例を示す図である。 第２図は従来の診断方法を示す図である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】カウンタ等の記憶手段を含む論理回路群を
   有し、該集積回路に入力端子を介して与えたデータに対
   する論理回路群の各部の出力を得る集積回路であって、 アドレス、データを入力する端子、論理回路群をテスト
   するためのデータが記憶される記憶回路、前記入力端子
   より入力されたアドレスをデコードし、入力されたアド
   レスに基づいて、チップをセレクトするとともに、テス
   トモードを示すアドレスが入力端子より入力された際、
   記憶回路をセレクトするアドレスデコーダを設けことを
   特徴とする集積回路。