JPH0797367B2 - １チップマイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は１チップマイクロコンピ
ュータに関する。

【０００２】

【従来の技術】従来の１チップマイクロコンピュータに
おいてクロック入力に非同期に動作する論理回路を有す
る例として、イベントカウンタを有する１チップマイク
ロコンピュータがある。この例においてはクロック入力
と非同期なイベント入力によって力ウント動作が行なわ
れる。しかし、カウンタの出力であるカウント値やオー
バーフローはクロック入力に同期して読み込まれたりイ
ンタラプト処理され、クロック入力に非同期に動作する
出力信号として１チップマイクロコンピュータの出力端
子に接続されることはない。

【０００３】また、別の例としてシリアル入出力ポート
を有する１チップマイクロコンピュータがある。この例
においてもクロック入力と非同期なシリアル入力信号を
直接またはパラレル変換して、クロック入力に同期して
読み込んだりインタラプト処理を行なったりしている。
シリアル出力はクロック入力に同期してセットアップさ
れた出力データを変調して出力する為、クロック入力に
同期しない事がある。しかし、シリアル入力端子に入力
した信号は一旦クロック入力に同期して処理され、新た
に生成された信号が出力データとして出力端子に出力さ
れており、シリアル入力とシリアル出力はクロック入力
に非同期に動作する論理回路の入力と出力にあたらな
い。

【０００４】また、別の例としてフェイズロックループ
回路を有する１チップマイクロコンピュータがある。こ
の場合、入力信号に対してマイクロコンピュータが直接
的に関与することなく出力信号が発生し本発明でいう、
クロック入力に同期せずに動作する入力端子および出力
端子の組を構成する事がある。しかしながらフェイズロ
ックループ回路はアナログ回路がその主要な構成要素で
あり、本発明でいう、クロック入力に非同期に動作する
論理回路にあたらない。

【０００５】

【発明が解決しようとする課題】従来技術では１チップ
マイクロコンピュータの処理サイクルタイムＴ₀ と該１
チップマイクロコンピュータで処理可能な、クロック入
力と非同期に動作する入力および出力信号系の最高速の
サイクルタイムＴ₁は Ｔ₁＞＝Ｔ₀ となり非常に低速
な処理しか行なえない。この為高速処理の必要な分野に
おいては１チップマイクロコンピュータのもつ多段にわ
たる時系列的処理能力や、多くの条件に対応する処理能
力等が有効利用できないでいる。

【０００６】また、従来技術では１チップマイクロコン
ピュ一夕が外来雑音やその他の原因で正常な動作から逸
脱し、暴走を始めるという危険性から、１チップマイク
ロコンピュータの出力を、例えば論理積ゲートに接続
し、暴走を始めそうな状況下において強制的に論理積ゲ
ートを押え込んでしまうといった処置がとられていた。

【０００７】以上の説に従来技術では、高速動作を必要
とする場合や、危険防止をする場合などに対処する為に
１チップマイクロコンピュータの外部に種々の論理回路
を接続していた。

【０００８】本発明の目的は、この様な外部の論理回路
を必要とせす、１チップマイクロコンピュータの持つ処
理能力と高速信号処理を同時に実現する１チップマイク
ロコンピュータを提供するものである。

【０００９】

【課題を解決するための手段】本発明の１チップマイク
ロコンピュータは、内部同期信号を発生する内部同期信
号発生回路と、前記内部同期信号に同期して命令を実行
する制御回路と、前記制御回路から発生される複数ビッ
トデータの保持を行うデータ保持回路とを備える１チッ
プマイクロコンピュータであって、当該１チップマイク
ロコンピュータの外部から出力イネーブル信号が入力さ
れる入力端子と、当該１チップマイクロコンピュータの
外部に複数ビットのデータ出力を行う出力端子と、前記
データ保持回路に保持された複数ビットデータ及び前記
入力端子に入力された前記出力イネーブル信号を入力
し、前記出力イネーブル信号が出力禁止を示す場合は前
記出力端子を介して当該１チップマイクロコンピュータ
の外部に第１レベルまたは第２レベルの一方に固定され
た複数ビットのデータを出力し、前記出力イネーブル信
号が出力許可を示す場合は前記出力端子を介して当該１
チップマイクロコンピュータの外部に前記複数ビットデ
ータの各ビットのデータ内容に応じた第１レベルまたは
第２レベルの複数ビットのデータを出力する論理回路と
を備えたことを特徴とする。

【００１０】

【作用】上記のように構成されたクロック入力に同期せ
ずに動作する入力端子および出力端子の組のうち入力端
子に入力信号を与えると、クロック入力のタイミングと
は関係なしに内部のクロック入力に非同期に動作する非
同期論理回路に従がって、該入力端子と組をなす出力端
子に出力があらわれる。

【００１１】

【実施例】以下に本発明の実施例を図面にもとついて説
明する。図１は本発明の一実施例である。

【００１２】本発明の実施例においては、クロック入力
を直接または分周してマシンサイクルまたはインストラ
クションサイクルを定めて命令を実行する１チップマイ
クロコンピュータにおいて、クロックに非同期に動作す
る論理回路を有し、論理回路の入力信号の一部を１チッ
プマイクロコンピュータの入力端子の一部に接続して入
力端子とし、論理回路の出力信号の一部または全部を１
チップマイクロコンピュータの出力端子の一部として出
力端子とし、クロックに同期せずに動作する入力端子お
よび出力端子を構成している。よって、クロック入力に
同期せずに動作する入力端子および出力端子のうち入力
端子に入力信号を与えると、クロックのタイミングとは
関係なしに内部のクロックに非同期に動作する非同期論
理回路に従って、出力端子に出力があらわれる。

【００１３】図１においてクロック入力４は内部同期信
号発生回路２ｂに供給され、内部同期信号発生回路２ｂ
は複数の内部同期層号２ｄを発生する。

【００１４】２ａは１チップマイクロコンピュータの主
たる制御回路であり本実施例においては複数の内部同期
信号２ｄを入力とし８ビットデータ出力信号２ｆと８ビ
ットデータラッチクロック２ｅを出力する。

【００１５】８ビットデータ出力信号２ｆは８ビットデ
ータラッチクロック２ｅに同期して８ビツトラッチ（デ
ータ保持回路）２ｃにラッチ（保持）される。以上の２
ａから２ｆまでを含み、クロック入力４に同期して命令
を実行する回路２は、クロック入カ４に非同期に動作す
る論理回路３に８ビットラッチデータ出力信号６ａ〜６
ｈを出力している。

【００１６】クロック入力４に非同期に動作する非同期
論理回路３は８個の２入力論理積回路３ａからなり、入
力イネーブル信号５は各々２入力論理積回路３ａの一方
の入力に接続され、出力イネーブル信号５が０レベルの
時には８個の２入力論理積回路３ａの８本のデータ出力
７ａ〜７ｈがすべて０レベルとなる。本実施例ではデー
タ出力７ａ〜７ｈの１レベルが有効状態であり０レベル
は無効状態であるとし、上記の場合データ出力７ａ〜７
ｈがすべて０レベルであるから出力イネーブル信号５が
０レベルの時データ出力７ａ〜７ｈがすべて無効状態で
あることになる。

【００１７】出力イネーブル信号５が１レベルの時８ビ
ットラッチデータ出力信号６ａ〜６ｈのレベルがそのま
ま８本のデータ出力７ａ〜７ｈにあらわれる。

【００１８】以上の様に本実施例ではクロック入力４に
非同期に動作する非同期論理回路３の入力信号である出
力イネーブル信号５を１チップマイクロコンピュータ１
の入力端子の一部とし、該非同期論理回路３の出力信号
であるデータ出力７ａ〜７ｈを１チップマイクロコンピ
ュータ１の出力端子の一部とし、該非同期論理回路３の
入力端子および出力端子の組として構成している。本実
施例の８個の２入力論理積回路３ａをゲートアレイまた
はプログラマブルロジックアレィまたは消去可能なプロ
グラマプルロジックアレィで構成しても良い。

【００１９】

【発明の効果】本発明により従来の１チップマイクロコ
ンピュータの持つ多段にわたる時系列的処理能力や、多
くの条件に対応できる処理能力等が高速処理を行なわな
ければならない回路系に導入可能となる。また従来外部
ヘ置かざるをえなかった論理回路が不要となる為、本発
明の１チップマイクロコンピュータを使用すれば、シス
テムの処理能力、スペース、コスト、信頼性が大幅に改
善される。

【図面の簡単な説明】

【図１】本発明の１チップマイクロコンピュ−夕の一実
施例を示す図。

【符号の説明】

２……クロック入力４に同期して命令を実行する回路 ３……クロツク入力４に非同期に動作する論理回路 ４……クロック入力 ５……出力イネーブル信号 ６ａ〜６ｈ……データ出力

Claims (4)

【特許請求の範囲】
1. 【請求項１】内部同期信号を発生する内部同期信号発生
   回路と、前記内部同期信号に同期して命令を実行する制
   御回路と、前記制御回路から発生される複数ビットデー
   タの保持を行うデータ保持回路とを備える１チップマイ
   クロコンピュータであって、 当該１チップマイクロコンピュータの外部から出力イネ
   ーブル信号が入力される入力端子と、 当該１チップマイクロコンピュータの外部に複数ビット
   のデータ出力を行う出力端子と、 前記データ保持回路に保持された複数ビットデータ及び
   前記入力端子に入力された前記出力イネーブル信号を入
   力し、前記出力イネーブル信号が出力禁止を示す場合は
   前記出力端子を介して当該１チップマイクロコンピュー
   タの外部に第１レベルまたは第２レベルの一方に固定さ
   れた複数ビットのデータを出力し、前記出力イネーブル
   信号が出力許可を示す場合は前記出力端子を介して当該
   １チップマイクロコンピュータの外部に前記複数ビット
   データの各ビットのデータ内容に応じた第１レベルまた
   は第２レベルの複数ビットのデータを出力する論理回路
   とを備えたことを特徴とする１チップマイクロコンピュ
   ータ。
2. 【請求項２】前記論理回路をゲートアレイで構成したこ
   とを特徴とする請求項１記載の１チップマイクロコンピ
   ュータ。
3. 【請求項３】前記論理回路をプログラマブルロジックア
   レイで構成したことを特徴とする請求項１記載の１チッ
   プマイクロコンピュータ。
4. 【請求項４】前記論理回路を消去可能なプログラマブル
   ロジックアレイで構成したことを特徴とする請求項１記
   載の１チップマイクロコンピュータ。