JPH0797610B2 - Ｂｉ−ＣＭＯＳ集積回路 - Google Patents
Ｂｉ−ＣＭＯＳ集積回路Info
- Publication number
- JPH0797610B2 JPH0797610B2 JP61142073A JP14207386A JPH0797610B2 JP H0797610 B2 JPH0797610 B2 JP H0797610B2 JP 61142073 A JP61142073 A JP 61142073A JP 14207386 A JP14207386 A JP 14207386A JP H0797610 B2 JPH0797610 B2 JP H0797610B2
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- JP
- Japan
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- type
- conductivity type
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はBI−CMOS集積回路、特に超高速，高耐圧，高耐
ソフトエラー性のBi−CMOS集積回路に関するものであ
る。
ソフトエラー性のBi−CMOS集積回路に関するものであ
る。
従来の技術 近年Bi−CMOS集積回路技術が進歩し、その特徴を生かし
た超高速・低消費電力・高集積度のSRAMが出現してい
る。従来のBi−CMOS集積回路の構造及びその製造方法の
一例を第２図ａ〜第２図ｄに示す。
た超高速・低消費電力・高集積度のSRAMが出現してい
る。従来のBi−CMOS集積回路の構造及びその製造方法の
一例を第２図ａ〜第２図ｄに示す。
第２図ａに示すようにＰ型基板15中に、コレクタ領域と
なるＮ型埋込層16a及びCMOS領域下のＮ型埋込層16bと、
バイポーラ素子分離用Ｐ型埋込層17を形成した後、第２
図ｂに示すようにＮ型エピタキシャル層18を成長させ、
Ｎチャンネル型MOSトランジスタのＰ型ウエル領域19aと
バイポーラ素子分離領域19bとをＰ型拡散層で形成す
る。次に第２図ｃに示すように分離酸化膜20を形成し、
ゲート酸化膜21とポリシリコンゲート電極22とを形成し
た後、第２図ｄに示すようにＰ型ソース・ドレイン領域
23,P型ベース領域24を形成し、Ｎ型ソース・ドレイン領
域25,N型エミッタ領域26,N型コレクタコンタクト領域27
を形成する。
なるＮ型埋込層16a及びCMOS領域下のＮ型埋込層16bと、
バイポーラ素子分離用Ｐ型埋込層17を形成した後、第２
図ｂに示すようにＮ型エピタキシャル層18を成長させ、
Ｎチャンネル型MOSトランジスタのＰ型ウエル領域19aと
バイポーラ素子分離領域19bとをＰ型拡散層で形成す
る。次に第２図ｃに示すように分離酸化膜20を形成し、
ゲート酸化膜21とポリシリコンゲート電極22とを形成し
た後、第２図ｄに示すようにＰ型ソース・ドレイン領域
23,P型ベース領域24を形成し、Ｎ型ソース・ドレイン領
域25,N型エミッタ領域26,N型コレクタコンタクト領域27
を形成する。
第２図ｄに示されているように、α線によるソフトエラ
ー対策として、Ｎチャンネル型MOSトランジスタが形成
されるＰ型ウエル領域19aは、Ｎ型埋込層16bとＮ型エピ
タキシャル層18によって囲まれた島になっている。
ー対策として、Ｎチャンネル型MOSトランジスタが形成
されるＰ型ウエル領域19aは、Ｎ型埋込層16bとＮ型エピ
タキシャル層18によって囲まれた島になっている。
発明が解決しようとする問題点 しかし従来の構造では、Ｎチャンネル型MOSトランジス
タのＮ型ソース・ドレイン領域25とエピタキシャル層18
間のパンチスルー耐圧の制限から、Ｐ型ウエル領域19a
をある程度深くする必要がある。したがってエピタキシ
ャル層18も厚くする必要があり、バイポーラトランジス
タの高速化を妨げる。
タのＮ型ソース・ドレイン領域25とエピタキシャル層18
間のパンチスルー耐圧の制限から、Ｐ型ウエル領域19a
をある程度深くする必要がある。したがってエピタキシ
ャル層18も厚くする必要があり、バイポーラトランジス
タの高速化を妨げる。
問題点を解決するための手段 前記問題点を解決するために本発明は、一導電型の半導
体基板中に前記半導体基板とは逆導電型の互いに分離し
た第１と第２と第３の埋込層を有し、前記第３の埋込層
の周囲に分離するための前記半導体基板と同一導電型分
離埋込装置を有し、前記第１の埋込層中に前記半導体基
板と同一導電型の第４の埋込層を有し、前記第1,第2,第
3,第４の埋込層及び前記分離埋込層が形成された前記半
導体基板上にこれとは逆導電型のエピタキシャル層を有
し、前記半導体基板と同一導電型の拡散により前記第４
の埋込層上にこれに接してウエル領域及び前記分離埋込
層上にこれに接して素子分離領域を有し、前記素子分離
領域上と前記ウエル領域の周囲に分離酸化膜を有し、前
記ウエル領域の表面に第１のゲート酸化膜と第１のゲー
ト電極との積層を有し、前記第１のゲート酸化膜の両側
の前記ウエル領域内の表面に前記ウエル領域とは逆導電
型のドレイン及びソース領域を有し、前記第２の埋込層
上の前記エピタキシャル層の表面に第２のゲート酸化膜
と第２のゲート電極との積層を有し、前記第２のゲート
酸化膜の両側の前記エピタキシャル層表面に前記エピタ
キシャル層とは逆導電型のドレイン及びソース領域を有
し、前記素子分離領域に囲まれた前記エピタキシャル層
の表面に前記ウエル領域と同一導電型のベース領域を有
し、前記ベース領域内に前記ベース領域とは逆導電型の
エミッタ領域を有することを特徴とするBi−CMOS集積回
路を提供する。
体基板中に前記半導体基板とは逆導電型の互いに分離し
た第１と第２と第３の埋込層を有し、前記第３の埋込層
の周囲に分離するための前記半導体基板と同一導電型分
離埋込装置を有し、前記第１の埋込層中に前記半導体基
板と同一導電型の第４の埋込層を有し、前記第1,第2,第
3,第４の埋込層及び前記分離埋込層が形成された前記半
導体基板上にこれとは逆導電型のエピタキシャル層を有
し、前記半導体基板と同一導電型の拡散により前記第４
の埋込層上にこれに接してウエル領域及び前記分離埋込
層上にこれに接して素子分離領域を有し、前記素子分離
領域上と前記ウエル領域の周囲に分離酸化膜を有し、前
記ウエル領域の表面に第１のゲート酸化膜と第１のゲー
ト電極との積層を有し、前記第１のゲート酸化膜の両側
の前記ウエル領域内の表面に前記ウエル領域とは逆導電
型のドレイン及びソース領域を有し、前記第２の埋込層
上の前記エピタキシャル層の表面に第２のゲート酸化膜
と第２のゲート電極との積層を有し、前記第２のゲート
酸化膜の両側の前記エピタキシャル層表面に前記エピタ
キシャル層とは逆導電型のドレイン及びソース領域を有
し、前記素子分離領域に囲まれた前記エピタキシャル層
の表面に前記ウエル領域と同一導電型のベース領域を有
し、前記ベース領域内に前記ベース領域とは逆導電型の
エミッタ領域を有することを特徴とするBi−CMOS集積回
路を提供する。
作用 本発明のBi−CMOS集積回路では、α線によるソフトエラ
ーに対し強い構造を有しながら、エピタキシャル層を薄
くすることが可能である。
ーに対し強い構造を有しながら、エピタキシャル層を薄
くすることが可能である。
実施例 第１図ａ〜第１図ｄは本発明のBi−CMOS集積回路の構造
とその製造方法の一例を示している。
とその製造方法の一例を示している。
第１図ａに示すようにまずＰ型基板１中のＮチャンネル
型MOSトランジスタを形成する領域に比較的抵抗が高く
接合の深いＮ型の第１埋込層２と、Ｐチャンネル型MOS
トランジスタを形成する領域及びバイポーラトランジス
タの埋込コレクタ領域にＮ型の第１埋込装置２よりも抵
抗が低く接合の浅いＮ型の第２埋込層３及びＮ型の第３
埋込層31を形成する。次にＰ型不純物の拡散によりＮ型
の第１埋込装置中にＰ型の第４埋込装置４とバイポーラ
素子分離領域にＰ型分離埋込装置41を形成する。第１図
ｂに示すようにさらにＮ型エピタキシャル層５を成長し
た後、Ｐ型不純物の拡散により、Ｐ型の第４埋込層４上
にこれに接して、Ｎチャンネル型MOSトランジスタのＰ
型ウエル領域６と、Ｐ型分離埋込層41上にこれに接して
バイポーラ素子分離領域61を形成する。第１図ｃに示す
ようにその後バイポーラ素子分離領域61上とＰ型ウエル
領域６の周囲及びバイポーラ素子分離領域で囲まれたＮ
型エピタキシャル層８中に分離酸化膜７を形成し、Ｐ型
ウエル領域６内とＮ型の第２の埋込層上のＮ型エピタキ
シャル層５内にゲート酸化膜８及びポリシリコンゲート
電極９を形成する。次に、第１図ｄに示すようにＰ型ソ
ース・ドレイン領域10とＰ型ベース領域11を同時に形成
し、Ｎ型ソース・ドレイン領域12,N型エミッタ領域13及
びＮ型コレクタコンタクト領域14を同時に形成する。
型MOSトランジスタを形成する領域に比較的抵抗が高く
接合の深いＮ型の第１埋込層２と、Ｐチャンネル型MOS
トランジスタを形成する領域及びバイポーラトランジス
タの埋込コレクタ領域にＮ型の第１埋込装置２よりも抵
抗が低く接合の浅いＮ型の第２埋込層３及びＮ型の第３
埋込層31を形成する。次にＰ型不純物の拡散によりＮ型
の第１埋込装置中にＰ型の第４埋込装置４とバイポーラ
素子分離領域にＰ型分離埋込装置41を形成する。第１図
ｂに示すようにさらにＮ型エピタキシャル層５を成長し
た後、Ｐ型不純物の拡散により、Ｐ型の第４埋込層４上
にこれに接して、Ｎチャンネル型MOSトランジスタのＰ
型ウエル領域６と、Ｐ型分離埋込層41上にこれに接して
バイポーラ素子分離領域61を形成する。第１図ｃに示す
ようにその後バイポーラ素子分離領域61上とＰ型ウエル
領域６の周囲及びバイポーラ素子分離領域で囲まれたＮ
型エピタキシャル層８中に分離酸化膜７を形成し、Ｐ型
ウエル領域６内とＮ型の第２の埋込層上のＮ型エピタキ
シャル層５内にゲート酸化膜８及びポリシリコンゲート
電極９を形成する。次に、第１図ｄに示すようにＰ型ソ
ース・ドレイン領域10とＰ型ベース領域11を同時に形成
し、Ｎ型ソース・ドレイン領域12,N型エミッタ領域13及
びＮ型コレクタコンタクト領域14を同時に形成する。
発明の効果 以上のような本発明のBi−CMOS集積回路では、α線によ
るソフトエラーに対し強い構造を有しながら、Ｎチャン
ネル型MOSトランジスタの耐圧の低下なしに、エピタキ
シャル層を薄くすることが可能であり、超高速のバイポ
ーラトランジスタを搭載できる。
るソフトエラーに対し強い構造を有しながら、Ｎチャン
ネル型MOSトランジスタの耐圧の低下なしに、エピタキ
シャル層を薄くすることが可能であり、超高速のバイポ
ーラトランジスタを搭載できる。
第１図は本発明のBi−CMOS集積回路の工程断面図、第２
図は従来のBi−CMOS集積回路の工程断面図である。 1,15……Ｐ型基板、２……Ｎ型の第１埋込層、３……Ｎ
型の第２埋込層、31……Ｎ型の第３埋込層、４……Ｐ型
の第４埋込層、5,18……Ｎ型エピタキシャル層、６……
Ｐ型ウエル領域、61……バイポーラ素子分離領域、7,20
……分離酸化膜、8,21……ゲート酸化膜、9,22……ポリ
シリコンゲート電極、10,23……Ｐ型ソース・ドレイン
領域、11,24……Ｐ型ベース領域、12,25……Ｎ型ソース
・ドレイン領域、13,26……Ｎ型エミッタ領域、14,27…
…Ｎ型コレクタコンタクト領域、16a,16b……Ｎ型埋込
層、19a……Ｐ型ウエル領域、19b……バイポーラ素子分
離領域。
図は従来のBi−CMOS集積回路の工程断面図である。 1,15……Ｐ型基板、２……Ｎ型の第１埋込層、３……Ｎ
型の第２埋込層、31……Ｎ型の第３埋込層、４……Ｐ型
の第４埋込層、5,18……Ｎ型エピタキシャル層、６……
Ｐ型ウエル領域、61……バイポーラ素子分離領域、7,20
……分離酸化膜、8,21……ゲート酸化膜、9,22……ポリ
シリコンゲート電極、10,23……Ｐ型ソース・ドレイン
領域、11,24……Ｐ型ベース領域、12,25……Ｎ型ソース
・ドレイン領域、13,26……Ｎ型エミッタ領域、14,27…
…Ｎ型コレクタコンタクト領域、16a,16b……Ｎ型埋込
層、19a……Ｐ型ウエル領域、19b……バイポーラ素子分
離領域。
Claims (1)
- 【請求項１】一導電型の半導体基板中に前記半導体基板
とは逆導電型の互いに分離した、相対的に不純物濃度が
低く接合深さの深い第１の埋込層と、前記第１の埋込層
に比べて不純物濃度が高く接合深さの浅い第2,第３の埋
込層とを有し、前記第３の埋込層の周囲に分離するため
の前記半導体基板と同一導電型の分離埋込層を有し、前
記第１の埋込層中に前記半導体基板と同一導型の第４の
埋込層を有し、前記第1,第2,第3,第４の埋込層及び前記
分離埋込層が形成された前記半導体基板上にこれとは逆
導電型のエピタキシャル層を有し、前記半導体基板と同
一導電型の不純物拡散により前記第４の埋込層上にこれ
に接してウエル領域を、及び前記分離埋込層上にこれに
接して素子分離領域を有し、前記分離領域上と前記ウエ
ル領域の周囲に分離酸化膜を有し、前記ウエル領域の表
面に第１のゲート酸化膜と第１のゲート電極との積層を
有し、前記第１のゲート酸化膜の両側の前記ウエル領域
内の表面に前記ウエル領域とは逆導電型のドレイン及び
ソース領域を有し、前記第２の埋込層上の前記エピタキ
シャル層の表面に第２のゲート酸化膜と第２のゲート電
極との積層を有し、前記第２のゲート酸化膜の両側の前
記エピタキシャル層の表面に前記エピタキシャル層とは
逆導電型のドレイン及びソース領域を有し、前記素子分
離領域に囲まれた前記エピタキシャル層の表面に前記ウ
エル領域と同一導電型のベース領域を有し、前記ベース
領域内に前記ベース領域とは逆導電型のエミッタ領域を
有することを特徴とするBi−CMOS集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142073A JPH0797610B2 (ja) | 1986-06-18 | 1986-06-18 | Ｂｉ−ＣＭＯＳ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142073A JPH0797610B2 (ja) | 1986-06-18 | 1986-06-18 | Ｂｉ−ＣＭＯＳ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62299058A JPS62299058A (ja) | 1987-12-26 |
| JPH0797610B2 true JPH0797610B2 (ja) | 1995-10-18 |
Family
ID=15306802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142073A Expired - Fee Related JPH0797610B2 (ja) | 1986-06-18 | 1986-06-18 | Ｂｉ−ＣＭＯＳ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797610B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4943536A (en) * | 1988-05-31 | 1990-07-24 | Texas Instruments, Incorporated | Transistor isolation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955052A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1986
- 1986-06-18 JP JP61142073A patent/JPH0797610B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62299058A (ja) | 1987-12-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |