JPH0797609B2 - 相補型ｍｉｓ集積回路 - Google Patents
相補型ｍｉｓ集積回路Info
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- JPH0797609B2 JPH0797609B2 JP61142072A JP14207286A JPH0797609B2 JP H0797609 B2 JPH0797609 B2 JP H0797609B2 JP 61142072 A JP61142072 A JP 61142072A JP 14207286 A JP14207286 A JP 14207286A JP H0797609 B2 JPH0797609 B2 JP H0797609B2
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- Japan
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は相補型MIS集積回路特に高耐ソフトエラー性及
び高耐圧性のMIS集積回路に関するものである。
び高耐圧性のMIS集積回路に関するものである。
従来の技術 近年Bi−CMOS集積回路技術が進歩し、その特徴を生かし
た超高速，低消費電力，高集積度のSRAMが出現してい
る。従来のBi−CMOS集積回路の構造および製造方法の一
例を第２図（ａ）〜第２図（ｄ）に示す。
た超高速，低消費電力，高集積度のSRAMが出現してい
る。従来のBi−CMOS集積回路の構造および製造方法の一
例を第２図（ａ）〜第２図（ｄ）に示す。
第２図（ａ）に示すようにＰ型基板15中に、埋込コレク
タ領域16aおよびCMOS領域下のＮ型埋込層16bと、バイポ
ーラ素子分離のためのＰ型埋込層17を形成した後、第２
図（ｂ）に示すようにＮ型エピタキシャル層18を成長さ
せ、Ｎチャンネル型MOSトランジスタのＰ型ウエル領域1
9aとバイポーラ素子分離領域19bとをＰ型拡散層で形成
する。次に第２図（ｃ）に示すように分離酸化膜20を形
成し、ゲート酸化膜21とポリシリコンゲート電極22をＰ
型ウエル領域19a上とこれに連なるＮ型エピタキシャル
層18上に形成した後、第２図（ｄ）に示すようにＰ型ソ
ース・ドレイン領域23、Ｐ型ベース領域24を形成し、Ｎ
型ソース・ドレイン領域25,N型エミッタ領域26,N型コレ
クタコンタクト領域27を形成する。
タ領域16aおよびCMOS領域下のＮ型埋込層16bと、バイポ
ーラ素子分離のためのＰ型埋込層17を形成した後、第２
図（ｂ）に示すようにＮ型エピタキシャル層18を成長さ
せ、Ｎチャンネル型MOSトランジスタのＰ型ウエル領域1
9aとバイポーラ素子分離領域19bとをＰ型拡散層で形成
する。次に第２図（ｃ）に示すように分離酸化膜20を形
成し、ゲート酸化膜21とポリシリコンゲート電極22をＰ
型ウエル領域19a上とこれに連なるＮ型エピタキシャル
層18上に形成した後、第２図（ｄ）に示すようにＰ型ソ
ース・ドレイン領域23、Ｐ型ベース領域24を形成し、Ｎ
型ソース・ドレイン領域25,N型エミッタ領域26,N型コレ
クタコンタクト領域27を形成する。
第２図（ｄ）に示されているように、α線によるソフト
エラー対策として、Ｎチャンネル型MOSトランジスタが
形成されるＰ型ウエル領域19aは、Ｎ型埋込層16bとＮ型
エピタキシャル層18によって囲まれた島になっている。
エラー対策として、Ｎチャンネル型MOSトランジスタが
形成されるＰ型ウエル領域19aは、Ｎ型埋込層16bとＮ型
エピタキシャル層18によって囲まれた島になっている。
発明が解決しようとする問題点 しかし従来の構造では、Ｎチャンネル型MOSトランジス
タのＮ型ソース・ドレイン領域25とエピタキシャル層18
間のパンチスルー耐圧の制限から、Ｐ型ウエル領域19a
をある程度深くする必要がある。したがってエピタキシ
ャル層も厚くする必要があり、バイポーラトランジスタ
の高速化に反する。
タのＮ型ソース・ドレイン領域25とエピタキシャル層18
間のパンチスルー耐圧の制限から、Ｐ型ウエル領域19a
をある程度深くする必要がある。したがってエピタキシ
ャル層も厚くする必要があり、バイポーラトランジスタ
の高速化に反する。
問題点を解決するための手段 前記問題点を解決するために本発明は、一導電型の半導
体基板中に前記半導体基板とは逆導電型の互いに分離し
た第１と第２の埋込層とを有し、前記第１の埋込層中に
前記半導体基板と同一導電型の第３の埋込層を有し、前
記半導体基板及び前記第1,第2,第３の埋込層上に前記半
導体基板とは逆導電型のエピタキシャル層を有し、前記
第３の埋込層に接して前記エピタキシャル層内に前記第
３の埋込層と同一導電型のウエル領域を有し、前記ウエ
ル領域の周囲の前記エピタキシャル層表面に分離酸化膜
を有し、前記ウエル領域の表面の中央部に第１のゲート
酸化膜と第１のゲート電極との積層を有し、前記第１の
ゲート酸化膜の両側の前記ウエル領域内の表面に接して
前記ウエル領域とは逆導電型のドレイン及びソース領域
を有し、前記第２の埋込層上の前記エピタキシャル層領
域の表面中央部に第２のゲート酸化膜と第２のゲート電
極との積層を有し、前記第２のゲート酸化膜の両側の前
記エピタキシャル層領域内の表面に接して前記エピタキ
シャル層とは逆導電型のドレイン及びソース領域を有す
る事を特徴とする相補型MIS集積回路を提供する。
体基板中に前記半導体基板とは逆導電型の互いに分離し
た第１と第２の埋込層とを有し、前記第１の埋込層中に
前記半導体基板と同一導電型の第３の埋込層を有し、前
記半導体基板及び前記第1,第2,第３の埋込層上に前記半
導体基板とは逆導電型のエピタキシャル層を有し、前記
第３の埋込層に接して前記エピタキシャル層内に前記第
３の埋込層と同一導電型のウエル領域を有し、前記ウエ
ル領域の周囲の前記エピタキシャル層表面に分離酸化膜
を有し、前記ウエル領域の表面の中央部に第１のゲート
酸化膜と第１のゲート電極との積層を有し、前記第１の
ゲート酸化膜の両側の前記ウエル領域内の表面に接して
前記ウエル領域とは逆導電型のドレイン及びソース領域
を有し、前記第２の埋込層上の前記エピタキシャル層領
域の表面中央部に第２のゲート酸化膜と第２のゲート電
極との積層を有し、前記第２のゲート酸化膜の両側の前
記エピタキシャル層領域内の表面に接して前記エピタキ
シャル層とは逆導電型のドレイン及びソース領域を有す
る事を特徴とする相補型MIS集積回路を提供する。
作用 本発明の相補型MIS集積回路では、α線によるソフトエ
ラーに対し強い構造を有しながら、エピタキシャル層を
薄くすることが可能である。
ラーに対し強い構造を有しながら、エピタキシャル層を
薄くすることが可能である。
実 施 例 第１図（ａ）〜第１図（ｄ）は本発明の層補型MIS集積
回路の構造とその製造方法の一例を示している。
回路の構造とその製造方法の一例を示している。
第１図（ａ）に示すように、まずＰ型基板１中のＮチャ
ンネル型MOSトランジスタを形成する領域に比較的抵抗
が高く接合の深い第1N型埋込層２と、Ｐチャンネル型MO
Sトランジスタを形成する領域およびバイポーラトラン
ジスタの埋込コレクタ領域に第1N型埋込層よりも抵抗が
低く接合の浅い第2N型埋込層３を形成する。次に第1N型
埋込層２中とバイポーラ素子分離領域にＰ型埋込層４を
形成する。第１図（ｂ）に示すように、さらにＮ型エピ
タキシャル層５を成長した後、Ｐ型埋化層４上にこれに
接するＰ型拡散層を形成することにより、Ｐ型埋込層４
と合わして、Ｎチャンネル型MOSトランジスタのＰ型ウ
エル領域６と、パイポーラの素子分離領域61を形成す
る。第１図（ｃ）に示すようにその後分離酸化膜７を形
成し、ゲート酸化膜８およびポリシリコンゲート電極９
を形成する。次に第１図（ｄ）に示すように、Ｐ型ソー
ス・ドレイン領域10とＰ型ベース領域11を同時に形成
し、Ｎ型ソース・ドレイン領域12,N型エミッタ領域13お
よびＮ型コレクタコンタクト領域14を同時に形成するこ
とによって、本発明の相補型MIS集積回路が得られる。
ンネル型MOSトランジスタを形成する領域に比較的抵抗
が高く接合の深い第1N型埋込層２と、Ｐチャンネル型MO
Sトランジスタを形成する領域およびバイポーラトラン
ジスタの埋込コレクタ領域に第1N型埋込層よりも抵抗が
低く接合の浅い第2N型埋込層３を形成する。次に第1N型
埋込層２中とバイポーラ素子分離領域にＰ型埋込層４を
形成する。第１図（ｂ）に示すように、さらにＮ型エピ
タキシャル層５を成長した後、Ｐ型埋化層４上にこれに
接するＰ型拡散層を形成することにより、Ｐ型埋込層４
と合わして、Ｎチャンネル型MOSトランジスタのＰ型ウ
エル領域６と、パイポーラの素子分離領域61を形成す
る。第１図（ｃ）に示すようにその後分離酸化膜７を形
成し、ゲート酸化膜８およびポリシリコンゲート電極９
を形成する。次に第１図（ｄ）に示すように、Ｐ型ソー
ス・ドレイン領域10とＰ型ベース領域11を同時に形成
し、Ｎ型ソース・ドレイン領域12,N型エミッタ領域13お
よびＮ型コレクタコンタクト領域14を同時に形成するこ
とによって、本発明の相補型MIS集積回路が得られる。
発明の効果 以上のような本発明の相補型MIS集積回路では、α線に
よるソフトエラーに対し強い構造を有しながら、Ｎチャ
ンネル型MOSトランジスタの耐圧の低下なしに、エピタ
キシャル層を薄くすることが可能であり、超高速のバイ
ポーラトランジスタを搭載できる。
よるソフトエラーに対し強い構造を有しながら、Ｎチャ
ンネル型MOSトランジスタの耐圧の低下なしに、エピタ
キシャル層を薄くすることが可能であり、超高速のバイ
ポーラトランジスタを搭載できる。
第１図は本発明の相補型MIS集積回路の工程断面図、第
２図は従来例の相補型MIS集積回路の工程断面図であ
る。 1,15……Ｐ型基板、２……第1N型埋込層、３……第2N型
埋込層、4,17……Ｐ型埋込層、5,18……Ｎ型エピタキシ
ャル層、６……Ｐ型ウエル領域、7,20……分離酸化膜、
8,21……ゲート酸化膜、9,22……ポリシリコンゲート、
10,23……Ｐ型ソース・ドレイン領域、11,24……Ｐ型ベ
ース領域、12,25……Ｎ型ソース・ドレイン領域、13,26
……Ｎ型エミッタ領域、14,27……Ｎ型コレクタコンタ
クト領域、16a……埋込コレクタ領域、16b……Ｎ型埋込
層、19a……Ｐ型ウエル領域、19b……バイポーラ素子分
離領域。
２図は従来例の相補型MIS集積回路の工程断面図であ
る。 1,15……Ｐ型基板、２……第1N型埋込層、３……第2N型
埋込層、4,17……Ｐ型埋込層、5,18……Ｎ型エピタキシ
ャル層、６……Ｐ型ウエル領域、7,20……分離酸化膜、
8,21……ゲート酸化膜、9,22……ポリシリコンゲート、
10,23……Ｐ型ソース・ドレイン領域、11,24……Ｐ型ベ
ース領域、12,25……Ｎ型ソース・ドレイン領域、13,26
……Ｎ型エミッタ領域、14,27……Ｎ型コレクタコンタ
クト領域、16a……埋込コレクタ領域、16b……Ｎ型埋込
層、19a……Ｐ型ウエル領域、19b……バイポーラ素子分
離領域。
Claims (1)
- 【請求項１】一導電型の半導体基板中に前記半導体基板
とは逆導電型の互いに分離した、相対的に不純物濃度が
低く接合深さの深い第１の埋込層と、前記第１の埋込層
に比べて不純物濃度が高く接合深さの浅い第２の埋込層
とを有し、前記第１の埋込層中に前記前記半導体基板と
同一導電型の第３の埋込層を有し、前記半導体基板及び
前記第1,、第2,、第３の埋込層上に前記半導体基板とは
逆導電型のエピタキシャル層を有し、前記第３の埋込層
に接して前記エピタキシャル層内に前記第３の埋込層と
同一導電型のウエル領域を有し、前記ウエル領域の周囲
の前記エピタキシャル層表面に分離酸化膜を有し、前記
ウエル領域の表面に第１のゲート酸化膜と第１のゲート
電極との積層を有し、前記第１のゲート酸化膜の両側の
前記ウエル領域内の表面に接して前記ウエル領域とは逆
導電型のドレイン及びソース領域を有し、前記第２の埋
込層上の前記エピタキシャル層領域の表面に第２のゲー
ト酸化膜と第２のゲート電極との積層を有し、前記第２
のゲート酸化膜の両側の前記エピタキシャル層領域内の
表面に接して前記エピタキシャル層とは逆導電型のドレ
イン及びソース領域を有することを特徴とする相補型MI
S集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142072A JPH0797609B2 (ja) | 1986-06-18 | 1986-06-18 | 相補型ｍｉｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142072A JPH0797609B2 (ja) | 1986-06-18 | 1986-06-18 | 相補型ｍｉｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62299060A JPS62299060A (ja) | 1987-12-26 |
| JPH0797609B2 true JPH0797609B2 (ja) | 1995-10-18 |
Family
ID=15306778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142072A Expired - Fee Related JPH0797609B2 (ja) | 1986-06-18 | 1986-06-18 | 相補型ｍｉｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797609B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955052A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1986
- 1986-06-18 JP JP61142072A patent/JPH0797609B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62299060A (ja) | 1987-12-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |