JPH0798358A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0798358A JPH0798358A JP5243190A JP24319093A JPH0798358A JP H0798358 A JPH0798358 A JP H0798358A JP 5243190 A JP5243190 A JP 5243190A JP 24319093 A JP24319093 A JP 24319093A JP H0798358 A JPH0798358 A JP H0798358A
- Authority
- JP
- Japan
- Prior art keywords
- test
- burn
- semiconductor device
- semiconductor chip
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 この発明は、バーンインテストを行う装置の
小型化及び一度に多くの半導体装置のバーンインテスト
を可能とする半導体装置を提供することを目的とする。 【構成】 この発明は、バーンインテスト時に自己発振
して被テスト回路となる内部組み合わせ回路５，６，７
に活性化信号を自己供給するスキャンＦ／Ｆ１〜４から
なる活性化信号供給回路を備えて構成される。
小型化及び一度に多くの半導体装置のバーンインテスト
を可能とする半導体装置を提供することを目的とする。 【構成】 この発明は、バーンインテスト時に自己発振
して被テスト回路となる内部組み合わせ回路５，６，７
に活性化信号を自己供給するスキャンＦ／Ｆ１〜４から
なる活性化信号供給回路を備えて構成される。
Description
【０００１】
【産業上の利用分野】この発明は、バーンインテストを
効率良く行うことができる半導体装置に関する。
効率良く行うことができる半導体装置に関する。
【０００２】
【従来の技術】一般に半導体製品の故障率は、図７に示
すように、バスタブ曲線と呼ばれる特性にしたがって推
移することが知られており、半導体製品の故障は初期故
障期、偶発故障期、摩耗故障期の３つの期間に分けるこ
とができる。このような故障特性を有する半導体装置に
おいて、バーンインテストは、半導体装置を高温、高電
圧下で動作させて初期故障期に事前に故障を発生させる
ことによって、市場での故障の発生率を低減させるもの
である。
すように、バスタブ曲線と呼ばれる特性にしたがって推
移することが知られており、半導体製品の故障は初期故
障期、偶発故障期、摩耗故障期の３つの期間に分けるこ
とができる。このような故障特性を有する半導体装置に
おいて、バーンインテストは、半導体装置を高温、高電
圧下で動作させて初期故障期に事前に故障を発生させる
ことによって、市場での故障の発生率を低減させるもの
である。
【０００３】このようなバーンインテストは、例えば図
８に示すようなシステムのバーンイン装置によって行わ
れる。
８に示すようなシステムのバーンイン装置によって行わ
れる。
【０００４】図８において、バーンインテスト装置は、
大きく分けて半導体装置を加熱する恒温槽及び主制御部
とからなる本体と、バーンイン（ＤＵＴ）ボードから構
成されている。
大きく分けて半導体装置を加熱する恒温槽及び主制御部
とからなる本体と、バーンイン（ＤＵＴ）ボードから構
成されている。
【０００５】このような装置において、バーンインテス
トを行う半導体装置をバーンイン（ＤＵＴ）ボードに載
置して、半導体装置が載置されたバーンインボードを本
体の恒温槽に入れて内部を高温状態にすることにより半
導体装置を加熱した状態で、半導体装置を動作させるた
めの入力データとなるバーンインパターンを半導体装置
に印加して半導体装置に負荷をかけることによりバーン
インテストが行われる。このようにして、半導体装置の
バーンインテスを行い、初期故障期における不良な半導
体装置を除去するようにしている。
トを行う半導体装置をバーンイン（ＤＵＴ）ボードに載
置して、半導体装置が載置されたバーンインボードを本
体の恒温槽に入れて内部を高温状態にすることにより半
導体装置を加熱した状態で、半導体装置を動作させるた
めの入力データとなるバーンインパターンを半導体装置
に印加して半導体装置に負荷をかけることによりバーン
インテストが行われる。このようにして、半導体装置の
バーンインテスを行い、初期故障期における不良な半導
体装置を除去するようにしている。
【０００６】
【発明が解決しようとする課題】以上説明したように、
従来のバーンインテスト装置にあっては、半導体装置を
加熱するためのオーブン装置や恒温槽及び半導体装置を
制御するパルスジェネレータ等の構成が必要となり、装
置の大型化を招いていた。
従来のバーンインテスト装置にあっては、半導体装置を
加熱するためのオーブン装置や恒温槽及び半導体装置を
制御するパルスジェネレータ等の構成が必要となり、装
置の大型化を招いていた。
【０００７】また、バーンインテスト装置の大きさか
ら、一度にバーンインテストできる半導体装置の数も制
限され、テストの効率が悪かった。
ら、一度にバーンインテストできる半導体装置の数も制
限され、テストの効率が悪かった。
【０００８】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、バーンインテ
ストを行う装置の小型化及び一度に多くの半導体装置の
バーンインテストを可能とする半導体装置を提供するこ
とにある。
たものであり、その目的とするところは、バーンインテ
ストを行う装置の小型化及び一度に多くの半導体装置の
バーンインテストを可能とする半導体装置を提供するこ
とにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、バーンインテスト時に自己
発振して被テスト回路に活性化信号を連続的に自己供給
する活性化信号供給回路から構成される。
に、請求項１記載の発明は、バーンインテスト時に自己
発振して被テスト回路に活性化信号を連続的に自己供給
する活性化信号供給回路から構成される。
【００１０】請求項３記載の発明は、半導体チップをベ
ッド部に固定し、バーンインテスト時に電流が供給され
て発熱し半導体チップを加熱する抵抗性のペースト材か
らなる内部加熱手段を有してなる。
ッド部に固定し、バーンインテスト時に電流が供給され
て発熱し半導体チップを加熱する抵抗性のペースト材か
らなる内部加熱手段を有してなる。
【００１１】請求項４記載の発明は、直列又は並列に接
続されて、バーンインテスト時に電流が供給されて発熱
し半導体チップを加熱する複数のダイオードからなる内
部加熱手段を有してなる。
続されて、バーンインテスト時に電流が供給されて発熱
し半導体チップを加熱する複数のダイオードからなる内
部加熱手段を有してなる。
【００１２】請求項５記載の発明は、請求項１又は２記
載の半導体装置において、請求項３又は４記載の内部加
熱手段を有してなる。
載の半導体装置において、請求項３又は４記載の内部加
熱手段を有してなる。
【００１３】
【作用】上記構成において、請求項１記載の発明は、バ
ーンインテスト時の入力データを半導体装置の内部で生
成して自己供給するようにしている。
ーンインテスト時の入力データを半導体装置の内部で生
成して自己供給するようにしている。
【００１４】請求項３記載の発明は、半導体チップをベ
ッド部に固定する抵抗性のペースト材に電流を流すこと
によって抵抗性のペースト材を発熱させて半導体装置を
加熱するようにしている。
ッド部に固定する抵抗性のペースト材に電流を流すこと
によって抵抗性のペースト材を発熱させて半導体装置を
加熱するようにしている。
【００１５】請求項４記載の発明は、半導体チップに形
成された複数のダイオードに電流を流すことによってダ
イオードを発熱させて半導体装置を加熱するようにして
いる。
成された複数のダイオードに電流を流すことによってダ
イオードを発熱させて半導体装置を加熱するようにして
いる。
【００１６】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１７】図１は請求項１記載の発明の一実施例に係
わる半導体装置の構成を示す図である。
わる半導体装置の構成を示す図である。
【００１８】図１において、半導体装置は、４つのスキ
ャンフリップフロップ（Ｆ／Ｆ）１〜４からなるスキャ
ンテスト回路に帰還ループが設けられてバーンインテス
時にテストデータを生成する回路を備えて構成されてい
る。それぞれのスキャンＦ／Ｆ１〜４はお互いのスキャ
ン入力（ＳＩ）とスキャン出力（ＳＯ）が接続されて直
列接続されている。
ャンフリップフロップ（Ｆ／Ｆ）１〜４からなるスキャ
ンテスト回路に帰還ループが設けられてバーンインテス
時にテストデータを生成する回路を備えて構成されてい
る。それぞれのスキャンＦ／Ｆ１〜４はお互いのスキャ
ン入力（ＳＩ）とスキャン出力（ＳＯ）が接続されて直
列接続されている。
【００１９】このように直列接続されたスキャンＦ／Ｆ
１〜４は、入力ＣＰが“１”、入力Ａが“０”、入力Ｂ
が“１”のスキャンモードでスキャン入力（ＳＩ）に与
えられたデータがスキャン出力（ＳＯ）と出力Ｑにその
まま出力される。このようなスキャンモード状態で、入
力ＴＥＳＴを“０”にすると、最終段のスキャンＦ／Ｆ
４のスキャン出力は帰還ループを介して反転され初段の
スキャンＦ／Ｆ１のスキャン入力に与えられる。すなわ
ち、スキャンモード状態で入力ＴＥＳＴを“０”にする
と、４つのスキャンＦ／Ｆ１〜４の閉ループ内で“０”
と“１”が交互に出力されることになる。
１〜４は、入力ＣＰが“１”、入力Ａが“０”、入力Ｂ
が“１”のスキャンモードでスキャン入力（ＳＩ）に与
えられたデータがスキャン出力（ＳＯ）と出力Ｑにその
まま出力される。このようなスキャンモード状態で、入
力ＴＥＳＴを“０”にすると、最終段のスキャンＦ／Ｆ
４のスキャン出力は帰還ループを介して反転され初段の
スキャンＦ／Ｆ１のスキャン入力に与えられる。すなわ
ち、スキャンモード状態で入力ＴＥＳＴを“０”にする
と、４つのスキャンＦ／Ｆ１〜４の閉ループ内で“０”
と“１”が交互に出力されることになる。
【００２０】このようにして自己生成された“０”と
“１”の値は、バーンインテストの活性化信号としてそ
れぞれのスキャンＦ／Ｆ１〜４に接続されて被テスト回
路となる内部組み合わせ回路５，６，７に与えられ、そ
れぞれの内部組み合わせ回路５，６，７が活性化され
る。これにより、外部からクロック信号を供給すること
なく被テストを活性化してバーンインテストを行うこと
が可能となり、バーンインテスト装置の構成を小型にす
ることができる。
“１”の値は、バーンインテストの活性化信号としてそ
れぞれのスキャンＦ／Ｆ１〜４に接続されて被テスト回
路となる内部組み合わせ回路５，６，７に与えられ、そ
れぞれの内部組み合わせ回路５，６，７が活性化され
る。これにより、外部からクロック信号を供給すること
なく被テストを活性化してバーンインテストを行うこと
が可能となり、バーンインテスト装置の構成を小型にす
ることができる。
【００２１】なお、スキャンＦ／Ｆ１〜４が直列接続さ
れて帰還ループが設けられたスキャンチェーンが図２に
示すように例えば３種ある場合であっても、入力ＴＥＳ
Ｔを“０”にすることによってそれぞれのスキャンチェ
ーンにおいて“０”と“１”の値が自己生成され、バー
ンインテストの活性化信号として被テスト回路に与えら
れ、上述した実施例と同様な効果を得ることができる。
れて帰還ループが設けられたスキャンチェーンが図２に
示すように例えば３種ある場合であっても、入力ＴＥＳ
Ｔを“０”にすることによってそれぞれのスキャンチェ
ーンにおいて“０”と“１”の値が自己生成され、バー
ンインテストの活性化信号として被テスト回路に与えら
れ、上述した実施例と同様な効果を得ることができる。
【００２２】図３は請求項３記載の発明の一実施例に係
わる半導体装置の構成を示す図である。
わる半導体装置の構成を示す図である。
【００２３】図３において、半導体チップ８が抵抗性の
ペースト材９によりベッド部１０に載置固定され、端子
１２を介して半導体チップ８に電源電位を印化し端子１
１及び可変抵抗Ｒｖを介してベッド部１０に接地電位を
印化することにより抵抗性のペースト材９に電流を流し
て発熱させ、半導体チップ８が加熱されてバーンインテ
ストが行われる。抵抗性のペースト材９の発熱量は、可
変抵抗Ｒｖにより抵抗性のペースト材９に供給される電
流量を調節することにより制御される。なお、通常動作
時には、端子４を電源電位とすることによりベッド部１
０に電流を流さないようにしている。
ペースト材９によりベッド部１０に載置固定され、端子
１２を介して半導体チップ８に電源電位を印化し端子１
１及び可変抵抗Ｒｖを介してベッド部１０に接地電位を
印化することにより抵抗性のペースト材９に電流を流し
て発熱させ、半導体チップ８が加熱されてバーンインテ
ストが行われる。抵抗性のペースト材９の発熱量は、可
変抵抗Ｒｖにより抵抗性のペースト材９に供給される電
流量を調節することにより制御される。なお、通常動作
時には、端子４を電源電位とすることによりベッド部１
０に電流を流さないようにしている。
【００２４】このような実施例では、半導体チップ８の
温度を上げるオーブン等の加熱装置は不要となり、バー
ンインテスト装置を小型化することができる。
温度を上げるオーブン等の加熱装置は不要となり、バー
ンインテスト装置を小型化することができる。
【００２５】図４及び図５は請求項４記載の発明の一実
施例に係わる半導体装置の構成を示す図である。
施例に係わる半導体装置の構成を示す図である。
【００２６】図４において、すべての出力バッファに隣
接して半導体チップを加熱するダイオード１３をそれぞ
れ形成し、このようなダイオード１３を図５に示すよう
に半導体チップ上で並列に接続し、ダイオード１３の共
通接続されたアノード端子に内部端子１４及び可変抵抗
Ｒｖを介して電源電位を印化し、ダイオード１３の共通
接続されたカソード端子に内部端子１５を介して接地電
位を印化することによりすべてのダイオード１３に電流
を流して発熱させ、半導体チップ８が加熱されてバーン
インテストが行われる。ダイオード１３の発熱量は、可
変抵抗Ｒｖによりダイオード１３に供給される電流量を
調節することにより制御される。なお、通常動作時に
は、端子１４に接地電位、端子１５に電源電位がそれぞ
れ印化されるようにして、それぞれのダイオード１３に
電流を流さないようにしている。
接して半導体チップを加熱するダイオード１３をそれぞ
れ形成し、このようなダイオード１３を図５に示すよう
に半導体チップ上で並列に接続し、ダイオード１３の共
通接続されたアノード端子に内部端子１４及び可変抵抗
Ｒｖを介して電源電位を印化し、ダイオード１３の共通
接続されたカソード端子に内部端子１５を介して接地電
位を印化することによりすべてのダイオード１３に電流
を流して発熱させ、半導体チップ８が加熱されてバーン
インテストが行われる。ダイオード１３の発熱量は、可
変抵抗Ｒｖによりダイオード１３に供給される電流量を
調節することにより制御される。なお、通常動作時に
は、端子１４に接地電位、端子１５に電源電位がそれぞ
れ印化されるようにして、それぞれのダイオード１３に
電流を流さないようにしている。
【００２７】このような実施例にあっても、半導体チッ
プの温度を上げるオーブン等の加熱装置は不要となり、
バーンインテスト装置を小型化することができる。
プの温度を上げるオーブン等の加熱装置は不要となり、
バーンインテスト装置を小型化することができる。
【００２８】図６は請求項４記載の発明の他の実施例に
係わる半導体装置の構成を示す図である。
係わる半導体装置の構成を示す図である。
【００２９】図６に示す実施例の特徴とするところは、
図４に示すダイオード１３を直列接続し、一方の終端の
ダイオード１３のカソード端子に内部端子１４を介して
接地電位を与え、他方の終端のダイオード１３のアノー
ド端子に内部端子１５及び可変抵抗Ｒｖを介して電源電
位を与えて、それぞれのダイオード１３を発熱させるよ
うにしたことにある。なお、通常動作時には、端子１４
に電源電位、端子１５に接地電位がそれぞれ印化される
ようにして、それぞれのダイオード１３に電流を流さな
いようにしている。
図４に示すダイオード１３を直列接続し、一方の終端の
ダイオード１３のカソード端子に内部端子１４を介して
接地電位を与え、他方の終端のダイオード１３のアノー
ド端子に内部端子１５及び可変抵抗Ｒｖを介して電源電
位を与えて、それぞれのダイオード１３を発熱させるよ
うにしたことにある。なお、通常動作時には、端子１４
に電源電位、端子１５に接地電位がそれぞれ印化される
ようにして、それぞれのダイオード１３に電流を流さな
いようにしている。
【００３０】このような実施例にあっても、半導体チッ
プの温度を上げるオーブン等の加熱装置は不要となり、
バーンインテスト装置を小型化することができる。
プの温度を上げるオーブン等の加熱装置は不要となり、
バーンインテスト装置を小型化することができる。
【００３１】なお、図１又は図２に示す実施例と図３，
図５又は図６に示す実施例を組み合わせるようにしても
良く、バーンインテスト装置をより一層小型化して従来
に比べて一度により一層多くの半導体装置をバーンイン
テストすることが可能となる。
図５又は図６に示す実施例を組み合わせるようにしても
良く、バーンインテスト装置をより一層小型化して従来
に比べて一度により一層多くの半導体装置をバーンイン
テストすることが可能となる。
【００３２】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、バーンインテスト時の活性化信号を半導体
装置の内部で生成して自己供給するようにしているの
で。外部から活性化信号を供給することなく被テスト回
路が活性化され、バーンインテスト装置を小型化して従
来に比べて一度に多くの半導体装置をバーンインテスト
することが可能となる。
明によれば、バーンインテスト時の活性化信号を半導体
装置の内部で生成して自己供給するようにしているの
で。外部から活性化信号を供給することなく被テスト回
路が活性化され、バーンインテスト装置を小型化して従
来に比べて一度に多くの半導体装置をバーンインテスト
することが可能となる。
【００３３】請求項３記載の発明によれば、半導体チッ
プをベッド部に固定する抵抗性のペースト材に電流を流
すことによって抵抗性のペースト材を発熱させて半導体
装置を加熱し、請求項４記載の発明によれば、半導体チ
ップに形成された複数のダイオードに電流を流すことに
よってダイオードを発熱させて半導体装置を加熱するよ
うにしたので、バーンインテスト装置における加熱装置
が不要となり、バーンインテスト装置を小型化して従来
に比べて一度に多くの半導体装置をバーンインテストす
ることが可能となる。
プをベッド部に固定する抵抗性のペースト材に電流を流
すことによって抵抗性のペースト材を発熱させて半導体
装置を加熱し、請求項４記載の発明によれば、半導体チ
ップに形成された複数のダイオードに電流を流すことに
よってダイオードを発熱させて半導体装置を加熱するよ
うにしたので、バーンインテスト装置における加熱装置
が不要となり、バーンインテスト装置を小型化して従来
に比べて一度に多くの半導体装置をバーンインテストす
ることが可能となる。
【００３４】請求項５記載の発明によれば、請求項３記
載の発明と請求項４記載の発明とを組み合わせるように
したので、バーンインテスト装置をより一層小型化して
従来に比べて一度により一層多くの半導体装置をバーン
インテストすることが可能となる。
載の発明と請求項４記載の発明とを組み合わせるように
したので、バーンインテスト装置をより一層小型化して
従来に比べて一度により一層多くの半導体装置をバーン
インテストすることが可能となる。
【図１】請求項１記載の発明の一実施例に係わる半導体
装置の構成を示す図である。
装置の構成を示す図である。
【図２】請求項１記載の発明の他の実施例に係わる半導
体装置の構成を示す図である。
体装置の構成を示す図である。
【図３】請求項３記載の発明の一実施例に係わる半導体
装置の構成を示す図である。
装置の構成を示す図である。
【図４】請求項４記載の発明の一実施例に係わる半導体
装置の構成を示す図である。
装置の構成を示す図である。
【図５】請求項４記載の発明の一実施例に係わる半導体
装置の構成を示す図である。
装置の構成を示す図である。
【図６】請求項４記載の発明の他の実施例に係わる半導
体装置の構成を示す図である。
体装置の構成を示す図である。
【図７】半導体装置の故障率の時間的経過を示す図であ
る。
る。
【図８】従来のバーンインテスト装置の構成を示す図で
ある。
ある。
１〜４ スキャンＦ／Ｆ ５〜７ 内部組み合わせ回路 ８ 半導体チップ ９ 抵抗性のペースト材 １０ ベッド部 １１，１２，１４，１５ 端子 １３ ダイオード
Claims (5)
- 【請求項１】 バーンインテスト時に自己発振して被テ
スト回路に活性化信号を連続的に自己供給する活性化信
号供給回路を有することを特徴とする半導体装置。 - 【請求項２】 前記活性化信号供給回路は、バーンイン
テスト以外のテスト時に、被テスト回路に供給されるテ
ストデータがスキャン入出力されるフリップフロップ回
路群からなることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 半導体チップをベッド部に固定し、バー
ンインテスト時に電流が供給されて発熱し半導体チップ
を加熱する抵抗性のペースト材からなる内部加熱手段を
有することを特徴とする半導体装置。 - 【請求項４】 直列又は並列に接続されて、バーンイン
テスト時に電流が供給されて発熱し半導体チップを加熱
する複数のダイオードからなる内部加熱手段を有するこ
とを特徴とする半導体装置。 - 【請求項５】 請求項３又は４記載の内部加熱手段を有
することを特徴とする請求項１又は２記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5243190A JPH0798358A (ja) | 1993-09-29 | 1993-09-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5243190A JPH0798358A (ja) | 1993-09-29 | 1993-09-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0798358A true JPH0798358A (ja) | 1995-04-11 |
Family
ID=17100174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5243190A Pending JPH0798358A (ja) | 1993-09-29 | 1993-09-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0798358A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297662B1 (en) | 1999-07-02 | 2001-10-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2007183130A (ja) * | 2006-01-05 | 2007-07-19 | Nec Electronics Corp | バーンインテスト回路、方法、装置、及びパターン生成プログラム |
| JP2009204578A (ja) * | 2008-02-29 | 2009-09-10 | Nec Electronics Corp | 半導体装置およびバーンインテスト装置 |
| KR20140070615A (ko) * | 2011-09-20 | 2014-06-10 | 램 리써치 코포레이션 | 반도체 처리를 위한 다이오드 평탄한 히터존들을 갖는 가열 플레이트 |
-
1993
- 1993-09-29 JP JP5243190A patent/JPH0798358A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297662B1 (en) | 1999-07-02 | 2001-10-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2007183130A (ja) * | 2006-01-05 | 2007-07-19 | Nec Electronics Corp | バーンインテスト回路、方法、装置、及びパターン生成プログラム |
| US7873887B2 (en) | 2006-01-05 | 2011-01-18 | Renesas Electronics Corporation | Burn-in test circuit, burn-in test method, burn-in test apparatus, and a burn-in test pattern generation program product |
| JP2009204578A (ja) * | 2008-02-29 | 2009-09-10 | Nec Electronics Corp | 半導体装置およびバーンインテスト装置 |
| KR20140070615A (ko) * | 2011-09-20 | 2014-06-10 | 램 리써치 코포레이션 | 반도체 처리를 위한 다이오드 평탄한 히터존들을 갖는 가열 플레이트 |
| JP2014528168A (ja) * | 2011-09-20 | 2014-10-23 | ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ | 半導体処理のためのダイオード平面ヒータゾーンを伴う加熱板 |
| JP2016213447A (ja) * | 2011-09-20 | 2016-12-15 | ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ | 加熱板、基板サポートアッセンブリ、加熱板の製造方法、及び、半導体基板をプラズマ処理する方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6456103B1 (en) | Apparatus for reducing power supply noise in an integrated circuit | |
| US7342405B2 (en) | Apparatus for reducing power supply noise in an integrated circuit | |
| JPH0770573B2 (ja) | 半導体集積回路装置 | |
| US5493519A (en) | High voltage driver circuit with fast current limiting for testing of integrated circuits | |
| EP1266235A2 (en) | Controllable and testable oscillator apparatus for an integrated circuit | |
| US6286117B1 (en) | Circuits and methods for testing logic devices by modulating a test voltage with a noise signal | |
| CN116027169A (zh) | 片上多电源域系统中的自动测试模式生成电路装置 | |
| JPH06180342A (ja) | Ｉｃ評価装置 | |
| US7248102B2 (en) | Internal reference voltage generation for integrated circuit testing | |
| JP2000322899A (ja) | 半導体装置、そのテスト装置及びそのテスト方法 | |
| JP2002333466A (ja) | 集積回路テスト装置および集積回路テスト方法 | |
| JP2002168903A (ja) | 半導体製造検査装置および半導体装置 | |
| CN101163979B (zh) | 具有内部电源域的测试准备集成电路及其测试方法 | |
| JP2002022804A (ja) | 半導体試験装置 | |
| JP3701428B2 (ja) | 半導体試験装置のタイミング発生装置 | |
| JP2004257771A (ja) | バーンイン装置 | |
| JPS6241056A (ja) | 記録ヘツド | |
| JP3156644B2 (ja) | 半導体集積回路 | |
| JP3092362B2 (ja) | 集積回路の自動試験装置 | |
| JPS63271966A (ja) | 半導体集積回路 | |
| JP2002372571A (ja) | 半導体試験装置 | |
| JPH0483184A (ja) | 半導体集積回路 | |
| JP2978845B2 (ja) | エレクトロマイグレーション評価回路 | |
| JP2007183130A (ja) | バーンインテスト回路、方法、装置、及びパターン生成プログラム | |
| JPH02249982A (ja) | 半導体集積回路装置 |