JPH0483184A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にシリアルスキャン
パス方式の機能を有する半導体集積回路に関する。

〔従来の技術〕

半導体集積回路（以下ＩＣと称する）の不良発生率はい
わゆるバスタブ・カーブと呼ばれる統計的な故障発生確
率曲線に従うことが知られており、製品として出荷され
るＩＣの中には初期不良を起こす可能性を持つＩＣが混
入している。

このような初期不良を起こす可能性のあるＩＣを短期間
にスクリーニングして高品質のＩＣのみを手に入れる方
法として、バイアステスト（以下ＢＴと称する）が一般
に行なわれている。

バイアステストは、ＩＣを高温度雰囲気中、あるいは高
温度・高湿度雰囲気中にさらした状態でＩＣに電源電力
を供給し、初期不良を加速し誘発させてスクリーニング
する方法が一般的であるが、よりきびしいスクリーニン
グの方法として、このような条件下でさらにＩＣに論理
動作をさせるダイナミックＢＴがある。

従来、このようなダイナミックＢＴを行なう場合、恒温
槽内に納められた被検査ＩＣに対してＩＣコネクタ、プ
リント基板、配線ケーブル等を接続して論理信号発生装
置から論理信号を供給し、ＩＣを動作させることが行な
われていた。

〔発明が解決しようとする課題〕

上述したように、従来のＩＣのダイナミックＢＴを行な
う場合、恒温槽、電源装置などのほかに被検査ＩＣに論
理信号を供給するためのＩＣテスト装置か、あるいは信
号発生器などの設備が必要となり、余分な設備投資がか
かるという欠点がある。

また、生産性を良くする上から多数の被検査ＩＣを恒温
槽に入れて同時にＢＴを行なうため、信号発生器から被
検査ＩＣまで、プリント基板や配線ケーブルを用いて、
複雑かつ煩雑な信号分配の接続を行わなければならない
という欠点があった。

〔課題を解決するための手段〕

本発明の半導体集積回路は、内部の複数のレジスタをシ
リアルスキャンを使用して試験する機能を有する半導体
集積回路において、スキャンパスのスキャンイン側先頭
の前記レジスタの論理値の反転論理値を発生する論理反
転回路と、この論理反転回路の出力又はスキャンイン端
子のいずれか一方を選択して前記スキャンバスのスキャ
ンイン側先頭の前記レジスタのスキャン入力に供給する
第１のセレクタ回路と、前記複数のレジスタを動作させ
ることができる内部クロック信号を発生するクロック発
生回路と、前記第１のセレクタ回路の選択制御入力と前
記クロック発生回路の発生制御入力とに入力され前記第
１のセレクタ回路に前記論理反転回路の出力を選択させ
、かつ、前記クロック発生回路に前記内部クロック信号
を発生させる状態と前記第１のセレクタ回路に前記スキ
ャンイン端子を選択させ、かつ、前記クロック発生回路
に前記内部クロック信号の発生を中止させる状態とを選
択するための制御信号の入力端子とを備えている。

また、本発明の半導体集積回路は、外部からクロック信
号を入力するクロック入力端子に外部で接続することに
より前記クロック発生回路からの前記内部クロック信号
を前記クロック入力端子に供給するクロック出力端子を
含んで構成されていてもよい。

更に、本発明の半導体集積回路は、前記制御信号により
前記クロック発生回路が前記内部クロック信号を発生す
る状態のときには前記クロック発生回路の出力を選択し
、前記クロック発生回路が前記クロック信号を発生しな
い状態のときには外部からクロック信号を入力するクロ
ック入力端子′を選択して前記複数のレジスタのタロツ
ク入力に供給する第２のセレクタ回路を含んで構成され
ていてもよい。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例である半導体集積回路１
０を示すブロック図である。

レジスタ１．２．３は、半導体集積回路１０の内部回路
に使用されているレジスタであり、通常はＩＣ本来の論
理機能を果たしているが、スキャンモード制御信号（図
示せず）を与えることによりシフトレジスタ状に直列接
続され、シリアルスキャン動作を行なうようになる。第
１図にはスキャンモード時の接続状態を図示した。すな
わち、レジスタ１，２．３がシフトレジスタを構成して
おり、レジスタ３のスキャン出力が半導体集積回路１０
のスキャンアウト端子１４に出力される。

レジスタ１のスキャン入力にはセレクタ回路４の出力が
接続されている。

セレクタ回路４は、制御端子１１に印加される制御信号
（以下制御信号１１という）の論理値が“０”のときス
キャンイン端子１３を選択し、“１°°のとき論理反転
回路７の出力を選択してレジスタ１のスキャン入力に供
給する。論理反転回路７は、レジスタ１のスキャン出力
が分岐されて入力されており、レジスタ１の出力値を反
転してセレクタ回路４へ入力する。

制御信号１１はセレクタ回路４に入力されるほか、クロ
ック発生回路６にも入力されている。タロツク発生回路
６は、制御信号１１か“Ｏパのときはクロックを発生せ
ず、“１°′になるとクロックを発生する発振器である
。クロック発生回路６の出力は半導体集積回路１０のク
ロック出力端子１５に接続されている。

以上のように構成された半導体集積回路１０において、
ＢＴを行なう場合には、タロツク出力端子１５とタロツ
ク端子１２とを半導体集積回路１０の外部で接続し、半
導体集積回路１０にスキャンモード制御信号を与えてレ
ジスタ群をシフトレジスタ状態にすると共に、制御信号
１１を論理値“１パにする。クロック発生回路６がタロ
ツク信号の発生を開始し、このクロック信号が外部の接
続を通してレジスタ１，２．３に供給される。

このときレジスタ１，２．３はシフトレジスタとして動
作し、１クロツクごとにレジスタ１内の論理値はレジス
タ２へ、レジスタ２内の論理値はレジスタ３へと伝搬す
る。ここで、レジスタ１のスキャン入力は第１のセレク
タ回路４．論理反転回路７を介してレジスタ１のスキャ
ン出力に接続されているため、レジスタ１には１クロツ
クごとにクロック入力直前のレジスタ１の論理値の反転
されたものがセットされる。従って、レジスタ１には０
“と“１″が１クロツクごとに交互にセットされ、この
レジスタ１の動作は、レジスタ２には１クロック遅れで
伝わり、レジスタ３には２クロック遅れで伝わる。

このようにレジスタ１，２．３の論理値は１クロツクご
とに“０”と“１”に変化を繰り返すので、これらのレ
ジスタの出力に接続されている半導体集積回路１０の内
部論理回路（図示せず）もこれに伴って論理動作するた
め、ＢＴ用恒温槽外部からクロックや論理信号を半導体
集積回路１０に供給しなくとも容易に内部の回路を論理
動作させることができる。

従って、スキャンモード制御信号入力端子（図示せず）
と制御端子１１の端子位置にダイナミックＢＴを実施す
るときの論理設定値が加わり、かつ、クロック出力端子
１５とクロック端子１２とが接続されるようにＢＴ用の
プリント基板を作成しておき、半導体集積回路１０をこ
のプリント基板に装着して恒温槽に入れ電源電圧を印加
すれば、自動的に半導体集積回路１０が論理動作を開始
するため、特別なＩＣテスト装置や、信号発生器などの
設備を用意する必要もなく、信号発生器から被検査ＩＣ
までの間の複雑がっ煩雑な信号分配の接続を行なうこと
もなく容易にダイナミックＢＴを行なうことができる。

また、通常のＩＣ検査を行なう場合には、制御信号１１
を“０“にし、クロック端子１２にクロック信号を供給
すれば、スキャンイン端子１３がらレジスタ１，２．３
に任意の論理値をセットするとかでき、スキャンモード
を使った検査を実施することも可能である。

第２図は本発明の第２の実施例である半導体集積回路２
０を示すブロック図である。

半導体集積回路２０のレジスタ１，２，３、セレクタ回
路４、論理反転回路７、スキャンイン端子１３、および
スキャンアウト端子１４の接続関係は半導体集積回路１
０におけると同じであるが、半導体集積回路２０は半導
体集積回路１０にはないセレクタ回路を設けている。

セレクタ回路５は、制御信号１１が“Ｏパのとき半導体
集積回路２０のクロック端子１２を選択し、また、“′
１パのとクロック発生回路６の出力を選択してレジスタ
１，２．３のクロック入力端子にタロツク信号を供給す
る。すなわち、制御信号１１が“０゛′のときレジスタ
１，２．３は外部からクロック端子１２に与えられたク
ロック信号により動作し、“１°′のときはタロツク発
生回路６によって発生された内部のクロック信号により
動作する。

以上のように接続された半導体集積回路２０においてＢ
Ｔを行なう場合には、半導体集積回路２０にスキャンモ
ード制御信号を与えてレジスタ群をシフトレジスタ状態
にすると共に、制御信号１１を論理値“１”にする。ク
ロック発生回路６にて発生されたクロック信号がセレク
タ回路５を通してレジスタ１，２．３に供給され、なお
かつレジスタ１のスキャン入力にはレジスタ１自身の反
転論理値が供給されているため、第１図に示した実施例
と同じ効果を得ることかできる。

第２図の実施例は、第１図の実施例と比べて内部のクロ
ック分配系配線部にセレクタ回路５か介入するため、Ｉ
Ｃ間のクロックスキューが増える可能性があるが、ＩＣ
外部でクロック信号をつなぐ配線が不要になり、ＢＴ用
のプリント基板の作成が容易になると共に、ＩＣの端子
を節約することができる。

〔発明の効果〕 以上説明したように本発明によれば、ＩＣ内のレジスタ
の論理値をシリアルスキャンしてテストするＩＣにおい
て、ＢＴ実施時に、ＩＣ内に内蔵されたクロック発生回
路から各レジスタにクロック信号を供給し、シリアルス
キャンパスの先頭のレジスタに自分自身の反転論理値を
入力値とじて与え、１クロツクごとに“０′″と゛１パ
を繰り返すようにする回路構成を採ることにより、ＩＣ
外部かられざわざ専用のＩＣテスト装置や信号発生器な
どを使って論理信号を供給することなくダイナミックＢ
Ｔを容易に行なうことができ、余分な設備投資もかから
ず経済的に試験を行えるという効果がある。

また、ＩＣ内に内蔵されたクロック発生回路の出力又は
クロック入力端子を選択する第２のセレクタ回路を設け
ることにより、ＩＣ外部でのクロック接続が不要となる
ため、ＢＴ用のプリント基板まわりの設計をより簡略化
することができ、また、ＩＣの端子を節約することがで
きるという効果がある。

５・・・セレクタ回路、６・・・クロック発生回路、７
・・・論理反転回路、１０．２０・・・半導体集積回路
、１１・・・制御端子、１２・・・タロツク端子、１３
・・・スキャンイン端子、１４・・・スキャンアウト端
子、１５・・・クロック出力端子。

Claims (1)

1. 【特許請求の範囲】 １、内部の複数のレジスタをシリアルスキャンを使用し
   て試験する機能を有する半導体集積回路において、スキ
   ャンパスのスキャンイン側先頭の前記レジスタの論理値
   の反転論理値を発生する論理反転回路と、この論理反転
   回路の出力又はスキャンイン端子のいずれか一方を選択
   して前記スキャンパスのスキャンイン側先頭の前記レジ
   スタのスキャン入力に供給する第１のセレクタ回路と、
   前記複数のレジスタを動作させることができる内部クロ
   ック信号を発生するクロック発生回路と、前記第１のセ
   レクタ回路の選択制御入力と前記クロック発生回路の発
   生制御入力とに入力され前記第１のセレクタ回路に前記
   論理反転回路の出力を選択させ、かつ、前記クロック発
   生回路に前記内部クロック信号を発生させる状態と前記
   第１のセレクタ回路に前記スキャンイン端子を選択させ
   、かつ、前記クロック発生回路に前記内部クロック信号
   の発生を中止させる状態とを選択するための制御信号の
   入力端子とを備えたことを特徴とする半導体集積回路。 ２、外部からクロック信号を入力するクロック入力端子
   に外部で接続することにより前記クロック発生回路から
   の前記内部クロック信号を前記クロック入力端子に供給
   するクロック出力端子を含むことを特徴とする請求項１
   記載の半導体集積回路。 ３、前記制御信号により前記クロック発生回路が前記内
   部クロック信号を発生する状態のときには前記クロック
   発生回路の出力を選択し、前記クロック発生回路が前記
   クロック信号を発生しない状態のときには外部からクロ
   ック信号を入力するクロック入力端子を選択して前記複
   数のレジスタのクロック入力に供給する第２のセレクタ
   回路を含むことを特徴とする請求項１記載の半導体集積
   回路。