JPH079932B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH079932B2 JPH079932B2 JP1088730A JP8873089A JPH079932B2 JP H079932 B2 JPH079932 B2 JP H079932B2 JP 1088730 A JP1088730 A JP 1088730A JP 8873089 A JP8873089 A JP 8873089A JP H079932 B2 JPH079932 B2 JP H079932B2
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- Japan
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- oxide film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置に関し、特に宇宙空間、あるいは
原子力プラントといった放射線が多量に存在する環境下
で使用される半導体装置に関する。
原子力プラントといった放射線が多量に存在する環境下
で使用される半導体装置に関する。
（従来の技術） 従来、半導体装置において、この半導体装置内に形成さ
れている、おのおのの素子を互いに分離するために、フ
ィールド酸化膜が設けられている。この素子分離のため
に設けられているフィールド酸化膜の膜厚は、非常に厚
いものとなっている。
れている、おのおのの素子を互いに分離するために、フ
ィールド酸化膜が設けられている。この素子分離のため
に設けられているフィールド酸化膜の膜厚は、非常に厚
いものとなっている。
ところで、酸化膜に、例えばγ線のような放射線が照射
されると、この酸化膜中に電子−正孔対が発生する。こ
の電子−正孔対の発生量は、酸化膜の膜厚が厚いほど、
多くなる。したがって、半導体装置にγ線のような放射
線が照射されると、厚い膜厚を持つフィールド酸化膜に
は、大量の電子−正孔対が発生することとなる。このフ
ィールド酸化膜上には、通常、例えばゲート電極等が、
異なる素子領域間にまたがって形成されている。このよ
うなゲート電極等が、高電位になった場合、ゲート電極
下部に存在するフィールド酸化膜中に発生した電子−正
孔対のうち、ゲート電極の電位に引かれた電子は、酸化
膜中の移動度が高いため、フィールド酸化膜中を通過す
る。しかしながら、正孔は、酸化膜中の移動度が低いた
め、ゲート電極の電位に押され、フィールド酸化膜中、
特にフィールド酸化膜と、シリコン基板との界面近傍に
捕獲され蓄積される。このフィールド酸化膜下の半導体
基板が、ｎチャネル型MOSFETが形成されるｐ型拡散領域
である場合、このｐ型拡散領域の表面は、蓄積された正
孔により反転する。この結果、ゲート電極が、高電位と
なっている間、ゲート電極下にフィールド酸化膜を介し
て存在するｐ型拡散領域は、反転することになる。すな
わち、異なるｎチャネル型MOSFETの間に、定常的なリー
ク電流が発生してしまう。このような、定常的なリーク
電流の発生は、半導体装置の誤動作を招いたり、素子の
消費電力の増大を招いてしまう。
されると、この酸化膜中に電子−正孔対が発生する。こ
の電子−正孔対の発生量は、酸化膜の膜厚が厚いほど、
多くなる。したがって、半導体装置にγ線のような放射
線が照射されると、厚い膜厚を持つフィールド酸化膜に
は、大量の電子−正孔対が発生することとなる。このフ
ィールド酸化膜上には、通常、例えばゲート電極等が、
異なる素子領域間にまたがって形成されている。このよ
うなゲート電極等が、高電位になった場合、ゲート電極
下部に存在するフィールド酸化膜中に発生した電子−正
孔対のうち、ゲート電極の電位に引かれた電子は、酸化
膜中の移動度が高いため、フィールド酸化膜中を通過す
る。しかしながら、正孔は、酸化膜中の移動度が低いた
め、ゲート電極の電位に押され、フィールド酸化膜中、
特にフィールド酸化膜と、シリコン基板との界面近傍に
捕獲され蓄積される。このフィールド酸化膜下の半導体
基板が、ｎチャネル型MOSFETが形成されるｐ型拡散領域
である場合、このｐ型拡散領域の表面は、蓄積された正
孔により反転する。この結果、ゲート電極が、高電位と
なっている間、ゲート電極下にフィールド酸化膜を介し
て存在するｐ型拡散領域は、反転することになる。すな
わち、異なるｎチャネル型MOSFETの間に、定常的なリー
ク電流が発生してしまう。このような、定常的なリーク
電流の発生は、半導体装置の誤動作を招いたり、素子の
消費電力の増大を招いてしまう。
また、異なったゲート電極が、フィールド酸化膜上に、
比較的、近接して存在するような場合、例えばゲートア
レイ等において、上記のような現象が発生すると、異な
ったゲート電極下の反転層が互いに接触し、異なるゲー
ト電極間に、互いに接触した反転層を介した、定常的な
リーク電流が発生する。
比較的、近接して存在するような場合、例えばゲートア
レイ等において、上記のような現象が発生すると、異な
ったゲート電極下の反転層が互いに接触し、異なるゲー
ト電極間に、互いに接触した反転層を介した、定常的な
リーク電流が発生する。
（発明が解決しようとする課題） この発明は上記のような点に鑑み為されたもので、放射
線に起因するリーク電流の発生を防止し、放射線が多量
に存在する環境下でも正常に動作しうる、信頼性の高い
半導体装置を提供することを目的とする。
線に起因するリーク電流の発生を防止し、放射線が多量
に存在する環境下でも正常に動作しうる、信頼性の高い
半導体装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明による半導体装置によれば、素子分離絶縁膜上
に互いに分離され、かつ近接して存在する少なくとも２
つの導体層を持つ半導体装置において、上記互いに近接
して存在する導体層間の下部に、上記素子分離絶縁膜を
介して存在する第１のｐ型領域が設けられ、この第１の
ｐ型領域内にこの第１のｐ型領域より不純物濃度の高い
第２のｐ型拡散領域が形成され、かつ、この第２のｐ型
拡散領域の上部に存在する上記少なくとも２つの導体層
間にある素子分離絶縁膜が薄膜化されていることを特徴
とする。
に互いに分離され、かつ近接して存在する少なくとも２
つの導体層を持つ半導体装置において、上記互いに近接
して存在する導体層間の下部に、上記素子分離絶縁膜を
介して存在する第１のｐ型領域が設けられ、この第１の
ｐ型領域内にこの第１のｐ型領域より不純物濃度の高い
第２のｐ型拡散領域が形成され、かつ、この第２のｐ型
拡散領域の上部に存在する上記少なくとも２つの導体層
間にある素子分離絶縁膜が薄膜化されていることを特徴
とする。
（作用） 上記のような半導体装置にあっては、素子分離絶縁膜上
に互いに近接して存在する導体層間の下部の第１のｐ型
拡散領域内に、この第１のｐ型拡散領域よりも、不純物
濃度の高い第２のｐ型拡散領域を設け、かつ、この第２
のｐ型拡散領域上の素子分離絶縁膜の膜厚を薄く設定す
ることによって、この領域で、反転層がカットされるの
で、上記互いに近接して存在する導体層間の下部の反転
層同士が、互いに接触することはなくなる。
に互いに近接して存在する導体層間の下部の第１のｐ型
拡散領域内に、この第１のｐ型拡散領域よりも、不純物
濃度の高い第２のｐ型拡散領域を設け、かつ、この第２
のｐ型拡散領域上の素子分離絶縁膜の膜厚を薄く設定す
ることによって、この領域で、反転層がカットされるの
で、上記互いに近接して存在する導体層間の下部の反転
層同士が、互いに接触することはなくなる。
（実施例） 以下、図面を参照して、この発明の実施例に係わる半導
体装置について説明する。
体装置について説明する。
まず、第１の実施例について、第１図（ａ）、および第
１図（ｂ）を参照して説明する。
１図（ｂ）を参照して説明する。
第１図（ａ）は、この発明の第１の実施例に関わる半導
体装置の平面図、第１図（ｂ）は、第１図（ａ）に示す
Ａ−Ａ′線に沿う断面図である。
体装置の平面図、第１図（ｂ）は、第１図（ａ）に示す
Ａ−Ａ′線に沿う断面図である。
この第１の実施例は、この発明をCMOSゲートアレイに適
用した場合を例にとって説明している。
用した場合を例にとって説明している。
第１図（ａ）、および第１図（ｂ）に示すように、例え
ばｎ型半導体装置101内には、ｐ型ウェル領域101′が形
成されている。このｐ型ウェル領域101′が形成されて
いるｎ型半導体基板101の表面には、素子分離領域とし
て、素子絶縁のために必要な酸化膜の膜厚を持つフィー
ルド酸化膜102が、選択的に形成されている。このフィ
ールド酸化膜102によって分離された領域には、酸化膜
の膜厚が薄い領域、すなわち、能動素子領域105−1,105
−２、106−１、および106−２が形成されている。これ
らの能動素子領域のうち、ｐ型ウェル領域101′上に形
成されている105−１、および105−２には、ｎチャネル
型MOSFETが形成される。したがって、図示されない薄い
酸化膜の下部のｐ型ウェル領域101′内には、ｎ型拡散
領域であるソース／ドレイン領域108−１、および108−
２が形成されている。さらに、このｎ型ソース／ドレイ
ン領域108−１、108−２のゲート長方向の端には、ｐ型
ウェル領域より、不純物濃度の高いｐ型反転防止層109
−１、および109−２が形成されている。このｐ型反転
防止層109−１、および109−２上に存在する図示されな
い酸化膜は薄膜化されている。すなわち、ｎチャネル型
MOSFETのゲート端部に存在している酸化膜は薄膜化され
ている。
ばｎ型半導体装置101内には、ｐ型ウェル領域101′が形
成されている。このｐ型ウェル領域101′が形成されて
いるｎ型半導体基板101の表面には、素子分離領域とし
て、素子絶縁のために必要な酸化膜の膜厚を持つフィー
ルド酸化膜102が、選択的に形成されている。このフィ
ールド酸化膜102によって分離された領域には、酸化膜
の膜厚が薄い領域、すなわち、能動素子領域105−1,105
−２、106−１、および106−２が形成されている。これ
らの能動素子領域のうち、ｐ型ウェル領域101′上に形
成されている105−１、および105−２には、ｎチャネル
型MOSFETが形成される。したがって、図示されない薄い
酸化膜の下部のｐ型ウェル領域101′内には、ｎ型拡散
領域であるソース／ドレイン領域108−１、および108−
２が形成されている。さらに、このｎ型ソース／ドレイ
ン領域108−１、108−２のゲート長方向の端には、ｐ型
ウェル領域より、不純物濃度の高いｐ型反転防止層109
−１、および109−２が形成されている。このｐ型反転
防止層109−１、および109−２上に存在する図示されな
い酸化膜は薄膜化されている。すなわち、ｎチャネル型
MOSFETのゲート端部に存在している酸化膜は薄膜化され
ている。
一方、ｎ型半導体基板101に形成される能動素子領域106
−１、および106−２には、ｐ型チャネル型MOSFETが形
成される。したがって、図示されない薄い酸化膜の下部
には、ｐ型拡散領域であるソース／ドレイン領域110−
１、および110−２が形成されている。また、上記能動
素子領域105−１、105−２、106−１、および106−２、
およびフィールド酸化膜102上には、ゲートアレイのゲ
ート電極103−１、および103−２が形成されている。こ
れらのゲート電極103−１、および103−２が、上記フィ
ールド酸化膜上102上で、互いに近接している部分で
は、フィールド酸化膜102の膜厚が薄い、酸化膜薄膜化
領域104−１が形成されている。また、ｐ型ウェル領域1
01′と、ｎ型半導体基板101との境界107上にも、同様に
酸化膜薄膜化領域104−２が形成されている。これらの
酸化膜薄膜化領域104−１下部のｐ型ウェル領域、並び
に104−２の下部のｐ型ウェル領域101′、およびｎ型半
導体基板101には、上記ｐ型反転防止層109−１、および
109−２より、不純物濃度の高い、ｐ型ガードバンド111
が形成されている。
−１、および106−２には、ｐ型チャネル型MOSFETが形
成される。したがって、図示されない薄い酸化膜の下部
には、ｐ型拡散領域であるソース／ドレイン領域110−
１、および110−２が形成されている。また、上記能動
素子領域105−１、105−２、106−１、および106−２、
およびフィールド酸化膜102上には、ゲートアレイのゲ
ート電極103−１、および103−２が形成されている。こ
れらのゲート電極103−１、および103−２が、上記フィ
ールド酸化膜上102上で、互いに近接している部分で
は、フィールド酸化膜102の膜厚が薄い、酸化膜薄膜化
領域104−１が形成されている。また、ｐ型ウェル領域1
01′と、ｎ型半導体基板101との境界107上にも、同様に
酸化膜薄膜化領域104−２が形成されている。これらの
酸化膜薄膜化領域104−１下部のｐ型ウェル領域、並び
に104−２の下部のｐ型ウェル領域101′、およびｎ型半
導体基板101には、上記ｐ型反転防止層109−１、および
109−２より、不純物濃度の高い、ｐ型ガードバンド111
が形成されている。
このような、この第１の実施例によれば、例えばゲート
アレイのような、フィールド酸化膜102上に、異なるゲ
ート電極同士が互いに近接して存在する半導体装置にお
いて、この互いのゲート電極103−１と、ゲート電極103
−２との間に、酸化膜薄膜化領域104−１を設け、この
酸化膜薄膜化領域104−１の下に不純物濃度の高いｐ型
ガードバンド111を形成している。この酸化膜薄膜化領
域104−１は、例えばγ線のような放射線を被爆した後
でも、電子−正孔対の発生量は少ない。このことから、
この下に形成されるｐ型ガードバンド111は、十分な反
転耐性を有することができる。したがって、この第１の
実施例に係わる半導体装置では、例えばγ線のような放
射線を被爆後、互いに近接して存在するゲート電極103
−１、および103−２が高電位になったとしても、これ
らのゲート電極103−１と、103−２との間に反転層が互
いに接触して形成されることはない。すなわち、放射線
被爆後でも、異なる能動素子間に、リークを発生するこ
となく、常に、安定した動作が得られるようになる。ま
た、CMOSゲートアレイでは、ｐ型ウェル領域101′と、
ｎ型半導体基板101との境界にも、上記のような、酸化
膜薄膜化領域104−２を設け、この下部に、ｐ型ガード
バンド111を設けることによって、反転層形成によるｎ
型領域と、ｎチャネル型MOSFETとのパンチスルーを防止
することができる。このパンチスルー防止の効果、特に
放射線被爆後のパンチスルー防止の効果は、ガードバン
ド111の上部の酸化膜が薄膜化されていることによっ
て、例えばγ線の被爆による電子−正孔対の発生量が少
ないことから高い。さらに、この実施例では、ｎチャネ
ル型MOSFETが形成される能動素子領域105−１、および1
05−２に設けられているｐ型反転防止層109−１、およ
び109−２上のフィールド酸化膜102をも薄膜化してい
る。このように、ｐ型反転防止層109−１、および109−
２上の酸化膜も、同様に薄膜化されていることから、こ
のｐ型反転防止層109−１、および109−２は、放射線被
爆後でも、ゲート電極103−１、および103−２の下を介
した、ソース／ドレイン領域108−１同士間、あるいは1
08−２同士間のリークの発生の防止効果を高くすること
ができる。
アレイのような、フィールド酸化膜102上に、異なるゲ
ート電極同士が互いに近接して存在する半導体装置にお
いて、この互いのゲート電極103−１と、ゲート電極103
−２との間に、酸化膜薄膜化領域104−１を設け、この
酸化膜薄膜化領域104−１の下に不純物濃度の高いｐ型
ガードバンド111を形成している。この酸化膜薄膜化領
域104−１は、例えばγ線のような放射線を被爆した後
でも、電子−正孔対の発生量は少ない。このことから、
この下に形成されるｐ型ガードバンド111は、十分な反
転耐性を有することができる。したがって、この第１の
実施例に係わる半導体装置では、例えばγ線のような放
射線を被爆後、互いに近接して存在するゲート電極103
−１、および103−２が高電位になったとしても、これ
らのゲート電極103−１と、103−２との間に反転層が互
いに接触して形成されることはない。すなわち、放射線
被爆後でも、異なる能動素子間に、リークを発生するこ
となく、常に、安定した動作が得られるようになる。ま
た、CMOSゲートアレイでは、ｐ型ウェル領域101′と、
ｎ型半導体基板101との境界にも、上記のような、酸化
膜薄膜化領域104−２を設け、この下部に、ｐ型ガード
バンド111を設けることによって、反転層形成によるｎ
型領域と、ｎチャネル型MOSFETとのパンチスルーを防止
することができる。このパンチスルー防止の効果、特に
放射線被爆後のパンチスルー防止の効果は、ガードバン
ド111の上部の酸化膜が薄膜化されていることによっ
て、例えばγ線の被爆による電子−正孔対の発生量が少
ないことから高い。さらに、この実施例では、ｎチャネ
ル型MOSFETが形成される能動素子領域105−１、および1
05−２に設けられているｐ型反転防止層109−１、およ
び109−２上のフィールド酸化膜102をも薄膜化してい
る。このように、ｐ型反転防止層109−１、および109−
２上の酸化膜も、同様に薄膜化されていることから、こ
のｐ型反転防止層109−１、および109−２は、放射線被
爆後でも、ゲート電極103−１、および103−２の下を介
した、ソース／ドレイン領域108−１同士間、あるいは1
08−２同士間のリークの発生の防止効果を高くすること
ができる。
尚、上記酸化膜薄膜化領域104−１、および104−２の形
成方法は、フィールド酸化膜102を形成する選択酸化工
程時、酸化膜薄膜化領域に対し、耐酸化性膜である窒化
膜を残留させればよい。さらに、CMOS製造工程での、例
えばｐチャネル型MOSFETのｐ型ソース／ドレイン領域11
0−１、および110−２形成時のイオン注入工程のよう
な、高濃度の不純物導入工程を利用して、ｐ型反転防止
層105−１、および105−２、あるいはｐ型ガードバンド
111を形成することもできる。このようにして形成すれ
ば、この発明の第１の実施例に係わる半導体装置は、工
程数を増加させることなく製造することができる。ま
た、ｎチャネル型MOSFETのゲート端の酸化膜薄膜化領域
の酸化膜については、能動素子領域105−１表面上に形
成されるゲート酸化膜を利用してもよいし、別に、フィ
ールド酸化膜102より薄い、新たな酸化膜を形成しても
構わない。
成方法は、フィールド酸化膜102を形成する選択酸化工
程時、酸化膜薄膜化領域に対し、耐酸化性膜である窒化
膜を残留させればよい。さらに、CMOS製造工程での、例
えばｐチャネル型MOSFETのｐ型ソース／ドレイン領域11
0−１、および110−２形成時のイオン注入工程のよう
な、高濃度の不純物導入工程を利用して、ｐ型反転防止
層105−１、および105−２、あるいはｐ型ガードバンド
111を形成することもできる。このようにして形成すれ
ば、この発明の第１の実施例に係わる半導体装置は、工
程数を増加させることなく製造することができる。ま
た、ｎチャネル型MOSFETのゲート端の酸化膜薄膜化領域
の酸化膜については、能動素子領域105−１表面上に形
成されるゲート酸化膜を利用してもよいし、別に、フィ
ールド酸化膜102より薄い、新たな酸化膜を形成しても
構わない。
次に、第２の実施例について、第２図（ａ）、および第
２図（ｂ）を参照して説明する。
２図（ｂ）を参照して説明する。
第２図（ａ）は、この発明の第２の実施例に関わる半導
体装置の平面図、第２図（ｂ）は、第２図（ａ）に示す
Ｂ−Ｂ′線に沿う断面図である。
体装置の平面図、第２図（ｂ）は、第２図（ａ）に示す
Ｂ−Ｂ′線に沿う断面図である。
第２図（ａ）、および第２図（ｂ）に示すように、例え
ばｎ型半導体基板201内に、第２図（ｂ）に図示される
ｐ型ウェル領域202が形成されている。さらに、このｐ
型ウェル領域202の形成されたｎ型半導体基板201の表面
には、素子分離領域として、フィールド酸化膜203が選
択的に形成されている。このフィールド酸化膜203によ
って、分離された能動素子領域206−２内には、第２図
（ａ）に図示するｎ型ソース／ドレイン領域208が形成
されている。このｎ型ソース／ドレイン領域208のチャ
ネル長方向の端には、上記ｐ型ウェル領域202より、不
純物濃度の高いｐ型反転防止層209が形成されている。
この反転防止層209上のフィールド酸化膜203は、第１の
実施例同様に薄膜化されている。すなわちｎ型チャネル
型MOSFETのゲート端部の酸化膜は薄膜化されている。例
えば後述するゲート酸化膜204と同じ程度の厚さとなっ
ている。一方、能動素子領域206−２表面には、膜厚の
薄い、ゲート酸化膜204が形成されている。さらに、こ
のゲート酸化膜204が形成された能動素子領域206−１
と、上記フィールド酸化膜203上には、ゲート電極205−
１、および205−２が形成されている。このゲート電極2
05−１、205−２のフリンジ部分（ゲート電極205−
１、、205−２のうち、チャネルから外れたフィールド
酸化膜203上に形成されている部分）は、その周囲を、
フィールド酸化膜203の膜厚の薄い、酸化膜薄膜化領域2
06−１と、ｎチャネル型MOSFETのゲート端の酸化膜が薄
膜化された領域によって、実質的に囲まれている。さら
に、ゲート電極205−１と、205−２との間には、フィー
ルド酸化膜203が薄い、酸化膜薄膜化領域206−１が形成
されている。これらの酸化膜が薄い領域のうち、酸化膜
薄膜化領域206−１の下には、上記ｐ型反転防止層209よ
り、不純物濃度の高いｐ型ガードバンド207が形成され
ている。また、ｎチャネル型MOSFETのゲート端の酸化膜
が薄膜化された領域の下には、上述したように、ｐ型反
転防止層209が形成されている。
ばｎ型半導体基板201内に、第２図（ｂ）に図示される
ｐ型ウェル領域202が形成されている。さらに、このｐ
型ウェル領域202の形成されたｎ型半導体基板201の表面
には、素子分離領域として、フィールド酸化膜203が選
択的に形成されている。このフィールド酸化膜203によ
って、分離された能動素子領域206−２内には、第２図
（ａ）に図示するｎ型ソース／ドレイン領域208が形成
されている。このｎ型ソース／ドレイン領域208のチャ
ネル長方向の端には、上記ｐ型ウェル領域202より、不
純物濃度の高いｐ型反転防止層209が形成されている。
この反転防止層209上のフィールド酸化膜203は、第１の
実施例同様に薄膜化されている。すなわちｎ型チャネル
型MOSFETのゲート端部の酸化膜は薄膜化されている。例
えば後述するゲート酸化膜204と同じ程度の厚さとなっ
ている。一方、能動素子領域206−２表面には、膜厚の
薄い、ゲート酸化膜204が形成されている。さらに、こ
のゲート酸化膜204が形成された能動素子領域206−１
と、上記フィールド酸化膜203上には、ゲート電極205−
１、および205−２が形成されている。このゲート電極2
05−１、205−２のフリンジ部分（ゲート電極205−
１、、205−２のうち、チャネルから外れたフィールド
酸化膜203上に形成されている部分）は、その周囲を、
フィールド酸化膜203の膜厚の薄い、酸化膜薄膜化領域2
06−１と、ｎチャネル型MOSFETのゲート端の酸化膜が薄
膜化された領域によって、実質的に囲まれている。さら
に、ゲート電極205−１と、205−２との間には、フィー
ルド酸化膜203が薄い、酸化膜薄膜化領域206−１が形成
されている。これらの酸化膜が薄い領域のうち、酸化膜
薄膜化領域206−１の下には、上記ｐ型反転防止層209よ
り、不純物濃度の高いｐ型ガードバンド207が形成され
ている。また、ｎチャネル型MOSFETのゲート端の酸化膜
が薄膜化された領域の下には、上述したように、ｐ型反
転防止層209が形成されている。
このような構造を持つ第２の実施例によれば、ｐ型ガー
ドバンド207上には、酸化膜薄膜化領域206−１が形成さ
れている。このことから、第１の実施例同様、放射線被
爆後、上記ゲート電極205−１、および205−２が高電位
になったとしても反転することはなく、異なる能動素子
同士間に発生するリークをカットすることができる。ま
た、ゲート電極205−1,205−２のフリンジ部分は、酸化
膜薄膜化領域206−１の下に形成されたガードバンド20
7、およびゲート端の酸化膜が薄膜化された領域の下に
形成されたｐ型反転防止層209によって実質的に囲まれ
ている。このことから、放射線被爆後、ゲート電極205
−１、あるいは205−２のフリンジ部分の下に形成され
る反転層を介した、ｎ型ソース／ドレイン領域208同士
間に発生するリークもカットすることが可能となる。
ドバンド207上には、酸化膜薄膜化領域206−１が形成さ
れている。このことから、第１の実施例同様、放射線被
爆後、上記ゲート電極205−１、および205−２が高電位
になったとしても反転することはなく、異なる能動素子
同士間に発生するリークをカットすることができる。ま
た、ゲート電極205−1,205−２のフリンジ部分は、酸化
膜薄膜化領域206−１の下に形成されたガードバンド20
7、およびゲート端の酸化膜が薄膜化された領域の下に
形成されたｐ型反転防止層209によって実質的に囲まれ
ている。このことから、放射線被爆後、ゲート電極205
−１、あるいは205−２のフリンジ部分の下に形成され
る反転層を介した、ｎ型ソース／ドレイン領域208同士
間に発生するリークもカットすることが可能となる。
尚、このような第２の実施例に係わる半導体装置の製造
方法も、第１の実施例同様、酸化膜を薄膜化する領域、
すなわち、酸化膜薄膜化領域206−１、および能動素子
領域206−２に対して、耐酸化性膜である窒化膜を残留
させて酸化をおこな行なえばよい。さらに、CMOS製造工
程での、例えばｐチャネル型MOSFETのｐ型ソース／ドレ
イン領域形成時のイオン注入工程のような、高濃度の不
純物導入工程を利用して、ｐ型反転防止層209、あるい
はｐ型ガードバンド207を形成することもできる。この
ようにして形成すれば、この発明の第１の実施例に係わ
る半導体装置は、工程数を増加させることなく製造する
ことができる。また、ｎチャネル型MOSFETのゲート端の
酸化膜薄膜化領域の酸化膜については、上記第２の実施
例のように、能動素子領域206−２表面上に形成される
ゲート酸化膜204を利用してもよいし、別に、フィール
ド酸化膜203より薄い、新たな酸化膜を形成しても構わ
ない。
方法も、第１の実施例同様、酸化膜を薄膜化する領域、
すなわち、酸化膜薄膜化領域206−１、および能動素子
領域206−２に対して、耐酸化性膜である窒化膜を残留
させて酸化をおこな行なえばよい。さらに、CMOS製造工
程での、例えばｐチャネル型MOSFETのｐ型ソース／ドレ
イン領域形成時のイオン注入工程のような、高濃度の不
純物導入工程を利用して、ｐ型反転防止層209、あるい
はｐ型ガードバンド207を形成することもできる。この
ようにして形成すれば、この発明の第１の実施例に係わ
る半導体装置は、工程数を増加させることなく製造する
ことができる。また、ｎチャネル型MOSFETのゲート端の
酸化膜薄膜化領域の酸化膜については、上記第２の実施
例のように、能動素子領域206−２表面上に形成される
ゲート酸化膜204を利用してもよいし、別に、フィール
ド酸化膜203より薄い、新たな酸化膜を形成しても構わ
ない。
［発明の効果］ 以上説明したようにこの発明によれば、放射線に起因す
るリーク電流の発生を防止でき、放射線が多量に存在す
る環境下でも正常に動作しうる、信頼性の高い半導体装
置が提供される。
るリーク電流の発生を防止でき、放射線が多量に存在す
る環境下でも正常に動作しうる、信頼性の高い半導体装
置が提供される。
第１図（ａ）はこの発明の第１の実施例に係わる半導体
装置の平面図、第１図（ｂ）は第１図（ａ）に示すＡ−
Ａ′線に沿う断面図、第２図（ａ）はこの発明の第２の
実施例に係わる半導体装置の平面図、第２図（ｂ）は第
２図（ａ）に示すＢ−Ｂ′線に沿う断面図である。 101…ｎ型半導体基板、101′…ｐ型ウェル領域、102…
フィールド酸化膜、103−1,103−２…ゲート、104−1,1
04−２…酸化膜薄膜化領域、105−1,105−2,106−1,106
−２…能動素子領域、107…境界線、108−1,108−２…
ｎ型ソース／ドレイン領域、109−1,109−２…ｐ型反転
防止層、110−1,110−２…ｐ型ソース／ドレイン領域、
111…ｐ型ガードバンド、201…ｎ型半導体基板、202…
ｐ型ウェル領域、203…フィールド酸化膜、204…ゲート
酸化膜、205−1,205−２…ゲート、206−１…酸化膜薄
膜化領域、206−２…能動素子領域、207…ｐ型ガードバ
ンド、208…ｎ型ソース／ドレイン領域、209…ｐ型反転
防止層、210…境界線。
装置の平面図、第１図（ｂ）は第１図（ａ）に示すＡ−
Ａ′線に沿う断面図、第２図（ａ）はこの発明の第２の
実施例に係わる半導体装置の平面図、第２図（ｂ）は第
２図（ａ）に示すＢ−Ｂ′線に沿う断面図である。 101…ｎ型半導体基板、101′…ｐ型ウェル領域、102…
フィールド酸化膜、103−1,103−２…ゲート、104−1,1
04−２…酸化膜薄膜化領域、105−1,105−2,106−1,106
−２…能動素子領域、107…境界線、108−1,108−２…
ｎ型ソース／ドレイン領域、109−1,109−２…ｐ型反転
防止層、110−1,110−２…ｐ型ソース／ドレイン領域、
111…ｐ型ガードバンド、201…ｎ型半導体基板、202…
ｐ型ウェル領域、203…フィールド酸化膜、204…ゲート
酸化膜、205−1,205−２…ゲート、206−１…酸化膜薄
膜化領域、206−２…能動素子領域、207…ｐ型ガードバ
ンド、208…ｎ型ソース／ドレイン領域、209…ｐ型反転
防止層、210…境界線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲高▼塚 悟 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (56)参考文献 特開 平１−308067（ＪＰ，Ａ) 特開 昭62−128555（ＪＰ，Ａ) 特開 昭61−156830（ＪＰ，Ａ)
Claims (4)
- 【請求項１】素子分離絶縁膜上に互いに分離され、かつ
近接して存在する少なくとも２つの導体層を持つ半導体
装置において、上記互いに近接して存在する導体層間の
下部に、上記素子分離絶縁膜を介して存在する第１のｐ
型領域が設けられ、この第１のｐ型領域内にこの第１の
ｐ型領域より不純物濃度の高い第２のｐ型拡散領域が形
成され、かつこの第２のｐ型拡散領域の上部に存在する
上記少なくとも２つの導体層間にある素子分離絶縁膜が
薄膜化されていることを特徴とする半導体装置。 - 【請求項２】前記第１のｐ型領域内には、ｎチャネル型
MOSFETが形成され、この第１のｐ型領域は、ｐチャネル
型MOSFETが形成されるｎ型基板中にCMOS構造形成のため
のｐ型ウェル領域として形成され、このｎ型基板と、ｐ
型ウェルとの境界上に、前記第２のｐ型拡散領域が形成
され、かつ、この第２のｐ型領域の上部に存在する上記
素子分離絶縁膜が薄膜化されていることを特徴とする請
求項（１）記載の半導体装置。 - 【請求項３】前記ｎチャネル型MOSFETのゲート電極のう
ちチャネルから外れたフリンジ部分の周囲を、実質的に
囲むように、前記第２のｐ型拡散領域が形成されている
ことを特徴とする請求項（２）記載の半導体装置。 - 【請求項４】前記ｎチャネル型MOSFETは、ゲート電極端
部のチャネルに面した部分の絶縁膜が薄膜化され、この
下にはｐ型反転防止層が形成されていることを特徴とす
る請求項（２）記載の半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088730A JPH079932B2 (ja) | 1989-04-07 | 1989-04-07 | 半導体装置 |
| DE69033187T DE69033187T2 (de) | 1989-04-07 | 1990-04-05 | Strahlungsresistente Halbleiterstruktur |
| EP90106547A EP0391420B1 (en) | 1989-04-07 | 1990-04-05 | Radiation resistant semiconductor structure |
| KR1019900004736A KR930003559B1 (ko) | 1989-04-07 | 1990-04-06 | 반도체장치 |
| CA002014048A CA2014048C (en) | 1989-04-07 | 1990-04-06 | Semiconductor device isolation |
| US08/487,163 US5670816A (en) | 1989-04-07 | 1995-06-07 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088730A JPH079932B2 (ja) | 1989-04-07 | 1989-04-07 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH02267970A JPH02267970A (ja) | 1990-11-01 |
| JPH079932B2 true JPH079932B2 (ja) | 1995-02-01 |
Family
ID=13951034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1088730A Expired - Fee Related JPH079932B2 (ja) | 1989-04-07 | 1989-04-07 | 半導体装置 |
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| JP (1) | JPH079932B2 (ja) |
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| CA (1) | CA2014048C (ja) |
| DE (1) | DE69033187T2 (ja) |
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|---|---|---|---|---|
| US5670816A (en) * | 1989-04-07 | 1997-09-23 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2596340B2 (ja) * | 1993-10-08 | 1997-04-02 | 日本電気株式会社 | 半導体装置 |
| JP3689505B2 (ja) * | 1995-11-01 | 2005-08-31 | キヤノン株式会社 | 半導体装置の作製方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3338758A (en) * | 1964-12-31 | 1967-08-29 | Fairchild Camera Instr Co | Surface gradient protected high breakdown junctions |
| US4506436A (en) * | 1981-12-21 | 1985-03-26 | International Business Machines Corporation | Method for increasing the radiation resistance of charge storage semiconductor devices |
| JPS602782B2 (ja) * | 1982-06-30 | 1985-01-23 | 富士通株式会社 | 半導体記憶装置 |
| JPS61124150A (ja) * | 1984-11-20 | 1986-06-11 | Nec Corp | 半導体集積回路装置 |
| JPS61164265A (ja) * | 1985-01-16 | 1986-07-24 | Nec Corp | Ｍｉｓ型半導体集積回路装置 |
| JPH0783046B2 (ja) * | 1985-03-22 | 1995-09-06 | 日本電気株式会社 | 半導体集積回路装置及びその製造方法 |
-
1989
- 1989-04-07 JP JP1088730A patent/JPH079932B2/ja not_active Expired - Fee Related
-
1990
- 1990-04-05 DE DE69033187T patent/DE69033187T2/de not_active Expired - Fee Related
- 1990-04-05 EP EP90106547A patent/EP0391420B1/en not_active Expired - Lifetime
- 1990-04-06 KR KR1019900004736A patent/KR930003559B1/ko not_active Expired - Fee Related
- 1990-04-06 CA CA002014048A patent/CA2014048C/en not_active Expired - Fee Related
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|---|---|
| DE69033187D1 (de) | 1999-08-05 |
| EP0391420A3 (en) | 1991-04-17 |
| KR900017179A (ko) | 1990-11-15 |
| EP0391420A2 (en) | 1990-10-10 |
| EP0391420B1 (en) | 1999-06-30 |
| CA2014048C (en) | 1994-12-20 |
| JPH02267970A (ja) | 1990-11-01 |
| DE69033187T2 (de) | 1999-12-02 |
| CA2014048A1 (en) | 1990-10-07 |
| KR930003559B1 (ko) | 1993-05-06 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |